JP2004093462A - 半導体集積回路とその試験方法 - Google Patents
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Abstract
【課題】試験時間の短縮が可能なシフトスキャン方式の試験回路を備えた半導体集積回路を提供する。
【解決手段】論理回路ブロック１１〜１８とその後段に接続されたスキャンレジスタ２１〜２８からなるシフトスキャンのチェーンは、スキャンレジスタ２１〜２４と、スキャンレジスタ２５〜２８の分割チェーンに分けられる。試験動作時には、試験入力データＴＩがクロック信号ＣＫの２倍の逓倍クロック信号ＣＫＤに同期して与えられ、直列並列変換回路４０で並列データＳ４１，Ｓ４２に変換されて、各分割チェーンの先端のスキャンレジスタ２１，２５に与えられる。これにより、分割チェーンの長さが１／２になり、試験時間が短縮できる。
【選択図】 図１
【解決手段】論理回路ブロック１１〜１８とその後段に接続されたスキャンレジスタ２１〜２８からなるシフトスキャンのチェーンは、スキャンレジスタ２１〜２４と、スキャンレジスタ２５〜２８の分割チェーンに分けられる。試験動作時には、試験入力データＴＩがクロック信号ＣＫの２倍の逓倍クロック信号ＣＫＤに同期して与えられ、直列並列変換回路４０で並列データＳ４１，Ｓ４２に変換されて、各分割チェーンの先端のスキャンレジスタ２１，２５に与えられる。これにより、分割チェーンの長さが１／２になり、試験時間が短縮できる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、スキャンレジスタによる試験回路を備えた半導体集積回路と、その試験方法に関するものである。
【０００３】
【従来の技術】
【０００４】
【特許文献１】
【０００５】
特開２０００−２５８５００号公報
【０００６】
半導体集積回路の試験技術として、この集積回路の機能動作を行う複数の論理回路ブロックの間にスキャンレジスタを挿入しておき、試験時にこれらのスキャンレジスタをチェーン状に接続して各論理回路ブロックに試験用のデータを与えたり、各論理回路ブロックの出力データを取り出すシフトスキャン方式と呼ばれるものがある。
【０００７】
図２は、従来のシフトスキャン方式の試験回路を備えた半導体集積回路の構成図である。
【０００８】
この半導体集積回路は、ｎ個の論理回路ブロック（ＬＯＧ）１ｉ（但し、ｉ＝１〜ｎ）を有しており、この論理回路ブロック１ｉと論理回路ブロック１ｉ＋１の間がスキャンレジスタ（ＳＲ）２ｉで接続されると共に、論理回路ブロック１ｎの出力側にスキャンレジスタ２ｎが接続されている。
【０００９】
各スキャンレジスタ２ｉは、モード信号ＭＤに従って入力信号を切り替えるセレクタと、このセレクタで選択された信号をクロック信号ＣＫのタイミングで保持して出力するフリップフロップで構成されている。セレクタの第１及び第２の入力側は、前段の論理回路ブロック１ｉの出力側と入力側にそれぞれ接続されている。また、フリップフロップの出力側は、後段の論理回路ブロック１ｉ＋１の入力側に接続されている。
【００１０】
なお、初段の論理回路ブロック１１の入力側とスキャンレジスタ２１の第２の入力側には、それぞれ入力データＤＩと試験入力データＴＩが与えられるようになっている。また、最終段のスキャンレジスタ２ｎの出力側からは出力データＤＯと試験出力データＴＯが出力されるようになっている。
【００１１】
このような半導体集積回路では、モード信号ＭＤを通常動作モードに設定することにより、各スキャンレジスタ２ｉのセレクタが第１の入力側に切り替えられる。これにより、ｎ個の論理回路ブロック１１〜１ｎがスキャンレジスタ２１〜２ｎを介して直列に接続され、クロック信号ＣＫのタイミングに従って同期動作が行われる。
【００１２】
一方、モード信号ＭＤを試験動作モードに設定すると、各論理回路ブロック１ｉが切り離され、スキャンレジスタ２１〜２ｎが縦続接続されたスキャンチェーンが構成される。ここで、クロック信号ＣＫを与えることにより、試験入力データＴＩを順次スキャンレジスタ２１〜２ｎにシフトして保持させると共に、これらのスキャンレジスタ２１〜２ｎに保持されているデータを、試験出力データＴＯとして直列に読み出すことができる。これにより、各論理回路ブロック１ｉに任意の試験データを与えたり、これらの各論理回路ブロック１ｉの処理結果のデータを読み出すことができる。
【００１３】
しかし、このようなシフトスキャン方式の試験回路では、論理回路ブロックの数が多くなると、これに従ってスキャンチェーンを構成するスキャンレジスタの数も多くなり、試験データの入力や出力に時間がかかるという問題があった。
【００１４】
このような問題を解決するための試験回路を有する半導体集積回路が、前記特許文献１に記載されている。
【００１５】
図３は、前記公報に記載された従来の半導体集積回路の構成図である。
【００１６】
この半導体集積回路は、被検査回路１０２と、スキャンデータ入力端子１５１，１５２と、スキャンデータ出力端子１６１，１６２と、結線変更回路１０３と、符号圧縮回路１０４とで構成されている。
【００１７】
被検査回路１０２は、複数のスキャンチェーン１１０，１２０，１３０，１４０をもち、それぞれスキャンレジスタ１１１〜１１３，１２１〜１２３，１３１〜１３３，１４１〜１４３がスキャンデータの入力と出力が可能なように接続されている。また、被検査回路１０２は、組み合わせ回路的に独立した部分回路１７１，１７２をもち、スキャンチェーン１１０，１２０は部分回路１７１に、スキャンチェーン１３０，１４０は部分回路１７２に、それぞれ属している。
【００１８】
結線変更回路１０３は、スキャンデータ入力端子１５１が分岐点１５３でスキャンチェーン１１０と１３０に分岐し、スキャンデータ入力端子１５２が、分岐点１５４でスキャンチェーン１２０と１４０に分岐する。符号圧縮回路１０４は、スキャンチェーン１１０と１３０の排他的論理を論理ゲート１６３でとってスキャンデータ出力端子１６１に出力し、スキャンチェーン１２０と１４０の排他的論理を論理ゲート１６４でとってスキャンデータ出力端子１６２に出力するようになっている。
【００１９】
このような半導体集積回路では、例えば、スキャンデータ入力端子１５１に入力されたスキャンデータは、２つのスキャンチェーン１１０，１３０に同時に与えられる。そして、これらのスキャンチェーン１１０，１３０を順次シフトして転送されたスキャンデータは、論理ゲート１６３で排他的論理がとられてスキャンデータ出力端子１６１から出力される。これにより、被検査回路１０２であるスキャンチェーン１１０〜１４０の検査を短時間に行うことができる。
【００２０】
【発明が解決しようとする課題】
【００２１】
しかしながら、従来の半導体集積回路では、次のような課題があった。
【００２２】
例えば、図２の半導体集積回路では、前述したように回路規模の増加に伴って、試験データの入力や出力に時間がかかるという問題があった。また、図３の半導体集積回路では、２つのスキャンチェーン１１０，１３０に同じスキャンデータを入力しており、個々のスキャンレジスタ１１１〜１１３，１３１〜１３３に任意のデータを保持させることはできない。このため、各論理回路に任意の試験データを与えてその論理回路の動作を試験することはできなかった。
【００２３】
本発明は、前記従来技術が持っていた課題を解決し、試験時間の短縮が可能なシフトスキャン方式の試験回路を備えた半導体集積回路を提供するものである。
【００２４】
【課題を解決するための手段】
【００２５】
前記課題を解決するために、本発明の内の第１の発明は、ｍ×ｎ個（但し、ｍ，ｎは複数）の論理回路ブロックの間をスキャンレジスタを介してチェーン状に接続し、通常動作時の通常データと試験動作時の試験データの入出力をクロック信号に同期して行う半導体集積回路において、前記スキャンレジスタを前記ｎ個の論理回路ブロック毎に分割してｍ組の分割チェーンを構成すると共に、前記試験動作時に、前記クロック信号のｍ倍の周波数を有する逓倍クロック信号に同期して直列に与えられる前記試験データを、該逓倍クロック信号に従ってｍ個の並列データに変換して前記ｍ組の分割チェーンの各先頭のスキャンレジスタに与える直列並列変換回路と、前記試験動作時に、前記ｍ組の分割チェーンの各後尾のスキャンレジスタから出力されるデータを並列に入力し、前記逓倍クロック信号に従って直列データに変換して出力する並列直列変換回路とを設けている。
【００２６】
第２の発明は、第１の発明に、クロック信号の周波数をｍ倍に逓倍して逓倍クロック信号を生成する逓倍回路を設けている。
【００２７】
第３の発明は、ｍ×ｎ個の論理回路ブロックの間をスキャンレジスタを介してチェーン状に接続し、通常動作時の通常データと試験動作時の試験データの入出力をクロック信号に同期して行う半導体集積回路の試験方法において、前記スキャンレジスタを前記ｎ個の論理回路ブロック毎に分割してｍ組の分割チェーンを構成し、前記クロック信号のｍ倍の周波数を有する逓倍クロック信号に同期して直列に与えられる前記試験データを、該逓倍クロック信号に従ってｍ個の並列データに変換して前記ｍ組の分割チェーンの各先頭のスキャンレジスタに与えるようにしている。
【００２８】
第４の発明は、第３の発明に加えて、前記ｍ組の分割チェーンの各後尾のスキャンレジスタから出力されるデータを、前記逓倍クロック信号に従って直列データに変換して出力するようにしている。
【００２９】
第５の発明は、第３または第４の発明において、クロック信号の周波数をｍ倍に逓倍して逓倍クロック信号を生成するようにしている。
【００３０】
本発明によれば、次のような作用が行われる。
【００３１】
試験動作時に、クロック信号のｍ倍の周波数を有する逓倍クロック信号に同期して試験データが直列に与えられると、この試験データが逓倍クロック信号によってｍ個の並列データに変換され、ｍ組の分割チェーンの各先頭のスキャンレジスタに与えられる。一方、このｍ組の分割チェーンの各後尾のスキャンレジスタからそれぞれ並列に出力されるデータは、逓倍クロック信号に従って直列データに変換される。
【００３２】
【発明の実施の形態】
【００３３】
（第１の実施形態）
【００３４】
図１は、本発明の第１の実施形態を示す半導体集積回路の構成図である。
【００３５】
この半導体集積回路は、シフトスキャン方式の試験回路を備えたもので、この集積回路の機能動作を行う複数（例えば、８個）の論理回路ブロック１１〜１８と、これらの論理回路ブロック１１〜１８の出力側に接続されたスキャンレジスタ２１〜２８と、クロック信号ＣＫから２倍の周波数の逓倍クロック信号ＣＫＤを生成する逓倍回路３０と、直列並列変換回路（Ｓ／Ｐ）４０と、並列直列変換回路（Ｐ／Ｓ）５０を有している。
【００３６】
各スキャンレジスタ２１〜２８はいずれも同様の構成で、例えばスキャンレジスタ２１に示すように、モード信号ＭＤに従って入力信号を切り替えるセレクタ（ＳＬ）２１ａと、このセレクタ２１ａで選択された信号をクロック信号ＣＫのタイミングで保持して出力するフリップフロップ（ＦＦ）２１ｂで構成されている。
【００３７】
また、直列並列変換回路４０は、逓倍回路３０で生成された逓倍クロック信号ＣＫＤに同期して直列に入力される試験入力データＴＩを、並列データＳ４１，Ｓ４２に変換して出力するものである。直列並列変換回路４０は、２つのフリップフロップ４１，４２を縦続接続して構成され、初段のフリップフロップ４１の入力側に試験入力データＴＩが与えられ、同じ逓倍クロック信号ＣＫＤで入力側の信号を保持して出力するものである。フリップフロップ４１，４２の各出力側から、並列データＳ４１，Ｓ４２が、それぞれ出力されるようになっている。
【００３８】
初段の論理回路ブロック１１の入力側には、入力データＤＩが与えられるようになっており、この論理回路ブロック１１の出力側が、スキャンレジスタ２１のセレクタ２１ａの第１の入力側に接続されている。また、スキャンレジスタ２１のセレクタ２１ａの第２の入力側には、直列並列変換回路４０の並列データＳ４１が与えられるようになっている。
【００３９】
スキャンレジスタ２１から出力される信号Ｓ２１は、図示していないが、次段の論理回路ブロック１２の入力側とスキャンレジスタ２２の第２の入力側に与えられ、この論理回路ブロック１２の出力信号が、スキャンレジスタ２２の第１の入力側に与えられるようになっている。
【００４０】
同様に、スキャンレジスタ２２の信号Ｓ２２は、論理回路ブロック１３とスキャンレジスタ２３の第２の入力側に与えられ、この論理回路ブロック１３の出力信号が、スキャンレジスタ２３の第１の入力側に与えられるようになっている。更に、スキャンレジスタ２３の信号Ｓ２３は、論理回路ブロック１４とスキャンレジスタ２４の第２の入力側に与えられ、この論理回路ブロック１４の出力信号が、スキャンレジスタ２４の第１の入力側に与えられるようになっている。
【００４１】
スキャンレジスタ２４の信号Ｓ２４は、論理回路ブロック１５に与えられ、この論理回路ブロック１５の出力信号が、スキャンレジスタ２５の第１の入力側に与えられるようになっている。また、スキャンレジスタ２５の第２の入力側には、直列並列変換回路４の並列データＳ４２が与えられるようになっている。
【００４２】
更に、スキャンレジスタ２５の信号Ｓ２５は、図示していないが、論理回路ブロック１６とスキャンレジスタ２６の第２の入力側に与えられ、この論理回路ブロック１６の出力信号が、スキャンレジスタ２６の第１の入力側に与えられるようになっている。スキャンレジスタ２６の信号Ｓ２６は、論理回路ブロック１７とスキャンレジスタ２７の第２の入力側に与えられ、この論理回路ブロック１７の出力信号が、スキャンレジスタ２７の第１の入力側に与えられるようになっている。
【００４３】
スキャンレジスタ２７の信号Ｓ２７は、論理回路ブロック１８とスキャンレジスタ２８の第２の入力側に与えられ、この論理回路ブロック１８の出力信号が、スキャンレジスタ２８の第１の入力側に与えられるようになっている。スキャンレジスタ２８の信号Ｓ２８は、出力データＤＯとして出力される他、スキャンレジスタ２４の信号Ｓ２４と共に並列直列変換回路５０に入力されるようになっている。
【００４４】
並列直列変換回路５０は、並列に入力される信号Ｓ２４，Ｓ２８を、逓倍クロック信号ＣＫＤに従って直列の試験出力データＴＯとして出力するものである。並列直列変換回路５０は、信号Ｓ２４を逓倍クロック信号ＣＫＤのタイミングで保持するフリップフロップ５１、信号Ｓ２８とフリップフロップ５１から出力される信号Ｓ５１を、クロック信号ＣＫのレベル“Ｈ”，“Ｌ”に基づいて選択するセレクタ５２、及びこのセレクタ５２から出力される信号Ｓ５２を、逓倍クロック信号ＣＫＤのタイミングで保持し、試験出力データＴＯとして出力するフリップフロップ５３で構成されている。
【００４５】
図４は、図１の試験時の動作を示すタイミングチャートである。以下、この図４を参照しつつ、図１の動作を説明する。なお、試験時には、モード信号ＭＤによって、すべてのスキャンレジスタ２１〜２８が、第２の入力側に切り替えられる。
【００４６】
図１のクロック信号ＣＫは、各スキャンレジスタ２１〜２８に与えられると共に逓倍回路３０に与えられ、図４に示すように、２倍の周波数の逓倍クロック信号ＣＫＤが生成される。生成された逓倍クロック信号ＣＫＤは、直列並列変換回路４０と、並列直列変換回路５０内の各フリップフロップに与えられる。
【００４７】
図４の時刻ｔ１，ｔ３，ｔ５，…におけるクロック信号ＣＫのレベル“Ｈ”，“Ｌ”の変化に同期して、直列並列変換回路４０には、試験入力データＴＩとして、データＤ１，Ｄ２，Ｄ３，…が順次入力される。これにより、直列並列変換回路４０のフリップフロップ４１には、逓倍クロック信号ＣＫＤの立上がりのタイミングｔ２，ｔ４，ｔ６，…で、順次Ｄ１，Ｄ２，Ｄ３，…と変化するデータが保持され、信号Ｓ４１として出力される。
【００４８】
一方、フリップフロップ４２には、信号Ｓ４１よりも１クロック分だけ遅れて、時刻ｔ４、ｔ６、…に、順次Ｄ１，Ｄ２，…と変化する信号Ｓ４２が出力される。直列並列変換回路４０の信号Ｓ４１，Ｓ４２は、それぞれスキャンレジスタ２１，２５に与えられる。
【００４９】
時刻ｔ５におけるクロック信号ＣＫの立上がりのタイミングで、信号Ｓ４１，Ｓ４２は、それぞれスキャンレジスタ２１，２５に保持される。これにより、スキャンレジスタ２１，２５から出力される信号Ｓ２１，Ｓ２５は、それぞれデータＤ２，Ｄ１となる。
【００５０】
時刻ｔ７におけるクロック信号ＣＫの立上がりで、データＤ２，Ｄ１はスキャンレジスタ２２，２６へシフトされ、スキャンレジスタ２１，２５から出力される信号Ｓ２１，Ｓ２５は、それぞれデータＤ４，Ｄ３となる。
【００５１】
時刻ｔ８におけるクロック信号ＣＫの立上がりで、データＤ２，Ｄ１はスキャンレジスタ２３，２７へシフトされると共に、データＤ４，Ｄ３はスキャンレジスタ２２，２６へシフトされ、スキャンレジスタ２１，２５から出力される信号Ｓ２１，Ｓ２５は、それぞれデータＤ６，Ｄ５となる。
【００５２】
時刻ｔ９におけるクロック信号ＣＫの次の立上がりで、データＤ２，Ｄ１はスキャンレジスタ２４，２８へ、データＤ４，Ｄ３はスキャンレジスタ２３，２７へ、データＤ６，Ｄ５はスキャンレジスタ２２，２６へそれぞれシフトされる。そして、スキャンレジスタ２１，２５から出力される信号Ｓ２１，Ｓ２５は、それぞれデータＤ８，Ｄ７となる。
【００５３】
この状態でスキャンレジスタ２８の信号Ｓ２８が並列直列変換回路５０のセレクタ５２で選択され、このセレクタ５２から出力される信号Ｓ５２はデータＤ１となる。
【００５４】
時刻ｔ１０において、逓倍クロック信号ＣＫＤが立上がると、並列直列変換回路５０のフリップフロップ５１に信号Ｓ２４が保持され、このフリップフロップ５１の信号Ｓ５１はデータＤ２となる。また、フリップフロップ５３に保持されて出力される試験出力データＴＯは、データＤ１となる。
【００５５】
時刻ｔ１１において、クロック信号ＣＫが“Ｌ”になると、セレクタ５２はフリップフロップ５１側に切り替えられ、このセレクタ５２から出力される信号Ｓ５２はデータＤ２に変化する。
【００５６】
時刻ｔ１２において、逓倍クロック信号ＣＫＤが立上がると、フリップフロップ５３に信号Ｓ５２が保持され、このフリップフロップ５３の試験出力データＴＯは、データＤ２となる。
【００５７】
以上のような動作により、時刻ｔ１０以降、逓倍クロック信号ＣＫＤの立上がりに同期して、試験出力データＴＯとしてデータＤ１，Ｄ２，Ｄ３，…が順次出力される。
【００５８】
なお、通常動作時には、モード信号ＭＤによって各スキャンレジスタ２１〜２８のセレクタが、第１の入力側に切り替えられ、それぞれ前段の論理回路１１〜１８の出力信号がフリップフロップに入力される。これにより、各論理回路１１〜１８は、それぞれスキャンレジスタ２１〜２８のフリップフロップを介して縦続接続され、クロック信号ＣＫに基づいた同期動作が行われる。
【００５９】
以上のように、この第１の実施形態の半導体集積回路は、論理回路１１〜１８を接続するスキャンレジスタ２１〜２８によるスキャンチェーンを２分割し、それぞれのチェーンに試験入力データＴＩを直列並列変換回路４０によって並列に変換して与えると共に、それぞれのチェーンから並列に出力される信号を並列直列変換回路５０によって直列に変換して出力するようにしている。これにより、各スキャンレジスタ２１〜２８へデータの書き込みと、これらのスキャンレジスタ２１〜２８からのデータの読み出しに必要な時間を半減することができるという利点がある。
【００６０】
（第２の実施形態）
【００６１】
図５は、本発明の第２の実施形態を示す半導体集積回路の構成図である。
【００６２】
この半導体集積回路は、集積回路の機能動作を行うｍ×ｎ個の論理回路ブロック１０ｉ，ｊ（但し、ｉ＝１〜ｍ、ｊ＝１〜ｎ）と、これらの論理回路ブロック１０ｉ，ｊの間に接続されたスキャンレジスタ２０ｉ，ｊと、クロック信号ＣＫからｍ倍の周波数の逓倍クロック信号ＣＫＤを生成する逓倍回路３５と、直列並列変換回路４５と、並列直列変換回路５５を有している。
【００６３】
ｍ×ｎ個の論理回路ブロック１０ｉ，ｊとスキャンレジスタ２０ｉ，ｊは、ｎ個毎に分割され、ｍ組の分割チェーン回路が構成されている。
【００６４】
第１組の分割チェーン回路は、論理回路ブロック１０１，１〜１０１，ｎをスキャンレジスタ２０１，１〜２０１，ｎ−１を介して接続すると共に、論理回路ブロック１０１，ｎの後段にスキャンレジスタ２０１，ｎを接続したものである。先頭の論理回路ブロック１０１，１には、入力データＤＩが与えられるようになっている。また、２段目以降のスキャンレジスタ２０１，２〜２０１，ｎの第２の入力側には、その前段のスキャンレジスタ２０１，１〜２０１，ｎ−１の出力信号が与えられるようになっている。
【００６５】
第２組以降の第ｉ組の分割チェーン回路もほぼ同様の構成で、論理回路ブロック１０ｉ，１〜１０ｉ，ｎをスキャンレジスタ２０ｉ，１〜２０ｉ，ｎ−１を介して接続すると共に、論理回路ブロック１０ｉ，ｎの後段にスキャンレジスタ２０ｉ，ｎを接続したものである。但し、先頭の論理回路ブロック１０ｉ，１には、第ｉ−１組の分割チェーン回路のスキャンレジスタ２０ｉ−１，ｎの出力信号が与えられるようになっている。また、２段目以降のスキャンレジスタ２０ｉ，２〜２０ｉ，ｎの第２の入力側には、その前段のスキャンレジスタ２０ｉ，１〜２０ｉ，ｎ−１の出力信号が与えられるようになっている。
【００６６】
直列並列変換回路４５は、逓倍回路３５で生成された逓倍クロック信号ＣＫＤに同期して直列に入力される試験入力データＴＩを、ｍ個の並列データＳ４５１〜Ｓ４５ｍに変換して出力するものである。並列データＳ４５１〜Ｓ４５ｍは、それぞれ各組の分割チェーン回路の先頭のスキャンレジスタ２０１，１〜２０ｍ，１の第２の入力側に与えられるようになっている。
【００６７】
一方、各組の分割チェーン回路の最後のスキャンレジスタ２０１，ｎ〜２０ｍ，ｎの出力信号は、並列直列変換回路５５に並列入力信号として与えられるようになっている。並列直列変換回路５５は、クロック信号ＣＫのタイミングに基づいて並列入力信号を保持し、逓倍クロック信号ＣＫＤのタイミングに基づいて、その保持した並列入力信号を直列信号に変換して試験出力データＴＯとして出力するものである。
【００６８】
この半導体集積回路の通常動作時には、モード信号ＭＤによって各スキャンレジスタ２０ｉ，ｊが、第１の入力側に切り替えられ、それぞれ前段の論理回路ブロック１０ｉ，ｊの出力信号が、クロック信号ＣＫに同期してこのスキャンレジスタ２０ｉ，ｊの保持され、後段の論理回路ブロック１０ｉ，ｊ＋１等へ出力される。これにより、各論理回路ブロック１０ｉ，ｊは、それぞれスキャンレジスタ２０ｉ，ｊを介して縦続接続され、クロック信号ＣＫに基づいた同期動作が行われる。
【００６９】
一方、試験動作時には、モード信号ＭＤによって各スキャンレジスタ２０ｉ，ｊが、第２の入力側に切り替えられる。これにより、各分割チェーン回路から論理回路１０ｉ，ｊが切り離され、直列並列変換回路４５と並列直列変換回路５５との間に、それぞれｎ個のスキャンレジスタ２０ｉ，１〜２０ｉ，ｎが縦続接続された分割チェーン回路が、ｍ組並列して接続される。そして、直列並列変換回路４５で並列に変換されたｍ個の試験入力データがそれぞれ対応する分割チェーン回路に入力され、クロック信号ＣＫに同期して順次シフトされる。更に、ｍ組の各分割チェーン回路の最後のスキャンレジスタ２０１，ｎ〜２０ｍ，ｎの出力信号は、並列直列変換回路５５に与えられ、この並列直列変換回路５５において逓倍クロック信号ＣＫＤによって直列に変換され、試験出力データＴＯとして出力される。
【００７０】
以上のように、この第２の実施形態の半導体集積回路は、論理回路ブロック１０ｉ，ｊを接続するスキャンレジスタ２０ｉ，ｊによるスキャンチェーンをｍ分割し、それぞれの分割チェーンに試験入力データＴＩを直列並列変換回路４５によって並列に変換して与えると共に、それぞれの分割チェーンから並列に出力される信号を並列直列変換回路５５によって直列に変換して出力するようにしている。これにより、各スキャンレジスタ２０ｉ，ｊへデータの書き込みと、これらのスキャンレジスタ２０ｉ，ｊからのデータの読み出しに必要な時間を１／ｍに低減することができるという利点がある。
【００７１】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００７２】
（ａ） スキャンレジスタ２１等の構成は、図１中に例示したようなセレクタとフリップフロップを組み合わせたものに限定されない。
【００７３】
（ｂ） クロック信号ＣＫを逓倍して逓倍クロック信号ＣＫＤを生成する逓倍回路３０，３５を有しているが、外部の試験装置等から端子を介してこの逓倍クロック信号ＣＫＤが与えられる場合には、逓倍回路は不要である。
【００７４】
【発明の効果】
【００７５】
以上詳細に説明したように、第１及び第３の発明によれば、ｎ個の論理回路ブロック毎にスキャンレジスタを分割してｍ組の分割チェーンを構成し、逓倍クロック信号に従って試験データをｍ個の並列データに変換して各分割チェーンの先頭のスキャンレジスタに与えるようにしている。これにより、チェーンの長さが１／ｍになり、試験データの転送時間を短縮することができる。
【００７６】
第２及び第５の発明によれば、クロック信号を逓倍して逓倍クロック信号を生成するようにしている。これにより、外部から逓倍クロック信号を供給する必要がなくなり、試験のための外部端子の数の増加を抑えることができる。
【００７７】
第１及び第４の発明によれば、ｍ組の分割チェーンの各後尾のスキャンレジスタから出力されるデータを、逓倍クロック信号に従って直列データに変換して出力するようにしている。これにより、試験データの出力端子が１つで済み、試験のための外部端子の数の増加を抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体集積回路の構成図である。
【図２】従来の半導体集積回路の構成図である。
【図３】従来の半導体集積回路の構成図である。
【図４】図１の試験時の動作を示すタイミングチャートである。
【図５】本発明の第２の実施形態を示す半導体集積回路の構成図である。
【符号の説明】
１０ｉ，ｊ，１１〜１８ 論理回路ブロック
２０ｉ，ｊ，２１〜２８ スキャンレジスタ
３０，３５ 逓倍回路
４０，４５ 直列並列変換回路
５０，５５ 並列直列変換回路
【発明の属する技術分野】
【０００２】
本発明は、スキャンレジスタによる試験回路を備えた半導体集積回路と、その試験方法に関するものである。
【０００３】
【従来の技術】
【０００４】
【特許文献１】
【０００５】
特開２０００−２５８５００号公報
【０００６】
半導体集積回路の試験技術として、この集積回路の機能動作を行う複数の論理回路ブロックの間にスキャンレジスタを挿入しておき、試験時にこれらのスキャンレジスタをチェーン状に接続して各論理回路ブロックに試験用のデータを与えたり、各論理回路ブロックの出力データを取り出すシフトスキャン方式と呼ばれるものがある。
【０００７】
図２は、従来のシフトスキャン方式の試験回路を備えた半導体集積回路の構成図である。
【０００８】
この半導体集積回路は、ｎ個の論理回路ブロック（ＬＯＧ）１ｉ（但し、ｉ＝１〜ｎ）を有しており、この論理回路ブロック１ｉと論理回路ブロック１ｉ＋１の間がスキャンレジスタ（ＳＲ）２ｉで接続されると共に、論理回路ブロック１ｎの出力側にスキャンレジスタ２ｎが接続されている。
【０００９】
各スキャンレジスタ２ｉは、モード信号ＭＤに従って入力信号を切り替えるセレクタと、このセレクタで選択された信号をクロック信号ＣＫのタイミングで保持して出力するフリップフロップで構成されている。セレクタの第１及び第２の入力側は、前段の論理回路ブロック１ｉの出力側と入力側にそれぞれ接続されている。また、フリップフロップの出力側は、後段の論理回路ブロック１ｉ＋１の入力側に接続されている。
【００１０】
なお、初段の論理回路ブロック１１の入力側とスキャンレジスタ２１の第２の入力側には、それぞれ入力データＤＩと試験入力データＴＩが与えられるようになっている。また、最終段のスキャンレジスタ２ｎの出力側からは出力データＤＯと試験出力データＴＯが出力されるようになっている。
【００１１】
このような半導体集積回路では、モード信号ＭＤを通常動作モードに設定することにより、各スキャンレジスタ２ｉのセレクタが第１の入力側に切り替えられる。これにより、ｎ個の論理回路ブロック１１〜１ｎがスキャンレジスタ２１〜２ｎを介して直列に接続され、クロック信号ＣＫのタイミングに従って同期動作が行われる。
【００１２】
一方、モード信号ＭＤを試験動作モードに設定すると、各論理回路ブロック１ｉが切り離され、スキャンレジスタ２１〜２ｎが縦続接続されたスキャンチェーンが構成される。ここで、クロック信号ＣＫを与えることにより、試験入力データＴＩを順次スキャンレジスタ２１〜２ｎにシフトして保持させると共に、これらのスキャンレジスタ２１〜２ｎに保持されているデータを、試験出力データＴＯとして直列に読み出すことができる。これにより、各論理回路ブロック１ｉに任意の試験データを与えたり、これらの各論理回路ブロック１ｉの処理結果のデータを読み出すことができる。
【００１３】
しかし、このようなシフトスキャン方式の試験回路では、論理回路ブロックの数が多くなると、これに従ってスキャンチェーンを構成するスキャンレジスタの数も多くなり、試験データの入力や出力に時間がかかるという問題があった。
【００１４】
このような問題を解決するための試験回路を有する半導体集積回路が、前記特許文献１に記載されている。
【００１５】
図３は、前記公報に記載された従来の半導体集積回路の構成図である。
【００１６】
この半導体集積回路は、被検査回路１０２と、スキャンデータ入力端子１５１，１５２と、スキャンデータ出力端子１６１，１６２と、結線変更回路１０３と、符号圧縮回路１０４とで構成されている。
【００１７】
被検査回路１０２は、複数のスキャンチェーン１１０，１２０，１３０，１４０をもち、それぞれスキャンレジスタ１１１〜１１３，１２１〜１２３，１３１〜１３３，１４１〜１４３がスキャンデータの入力と出力が可能なように接続されている。また、被検査回路１０２は、組み合わせ回路的に独立した部分回路１７１，１７２をもち、スキャンチェーン１１０，１２０は部分回路１７１に、スキャンチェーン１３０，１４０は部分回路１７２に、それぞれ属している。
【００１８】
結線変更回路１０３は、スキャンデータ入力端子１５１が分岐点１５３でスキャンチェーン１１０と１３０に分岐し、スキャンデータ入力端子１５２が、分岐点１５４でスキャンチェーン１２０と１４０に分岐する。符号圧縮回路１０４は、スキャンチェーン１１０と１３０の排他的論理を論理ゲート１６３でとってスキャンデータ出力端子１６１に出力し、スキャンチェーン１２０と１４０の排他的論理を論理ゲート１６４でとってスキャンデータ出力端子１６２に出力するようになっている。
【００１９】
このような半導体集積回路では、例えば、スキャンデータ入力端子１５１に入力されたスキャンデータは、２つのスキャンチェーン１１０，１３０に同時に与えられる。そして、これらのスキャンチェーン１１０，１３０を順次シフトして転送されたスキャンデータは、論理ゲート１６３で排他的論理がとられてスキャンデータ出力端子１６１から出力される。これにより、被検査回路１０２であるスキャンチェーン１１０〜１４０の検査を短時間に行うことができる。
【００２０】
【発明が解決しようとする課題】
【００２１】
しかしながら、従来の半導体集積回路では、次のような課題があった。
【００２２】
例えば、図２の半導体集積回路では、前述したように回路規模の増加に伴って、試験データの入力や出力に時間がかかるという問題があった。また、図３の半導体集積回路では、２つのスキャンチェーン１１０，１３０に同じスキャンデータを入力しており、個々のスキャンレジスタ１１１〜１１３，１３１〜１３３に任意のデータを保持させることはできない。このため、各論理回路に任意の試験データを与えてその論理回路の動作を試験することはできなかった。
【００２３】
本発明は、前記従来技術が持っていた課題を解決し、試験時間の短縮が可能なシフトスキャン方式の試験回路を備えた半導体集積回路を提供するものである。
【００２４】
【課題を解決するための手段】
【００２５】
前記課題を解決するために、本発明の内の第１の発明は、ｍ×ｎ個（但し、ｍ，ｎは複数）の論理回路ブロックの間をスキャンレジスタを介してチェーン状に接続し、通常動作時の通常データと試験動作時の試験データの入出力をクロック信号に同期して行う半導体集積回路において、前記スキャンレジスタを前記ｎ個の論理回路ブロック毎に分割してｍ組の分割チェーンを構成すると共に、前記試験動作時に、前記クロック信号のｍ倍の周波数を有する逓倍クロック信号に同期して直列に与えられる前記試験データを、該逓倍クロック信号に従ってｍ個の並列データに変換して前記ｍ組の分割チェーンの各先頭のスキャンレジスタに与える直列並列変換回路と、前記試験動作時に、前記ｍ組の分割チェーンの各後尾のスキャンレジスタから出力されるデータを並列に入力し、前記逓倍クロック信号に従って直列データに変換して出力する並列直列変換回路とを設けている。
【００２６】
第２の発明は、第１の発明に、クロック信号の周波数をｍ倍に逓倍して逓倍クロック信号を生成する逓倍回路を設けている。
【００２７】
第３の発明は、ｍ×ｎ個の論理回路ブロックの間をスキャンレジスタを介してチェーン状に接続し、通常動作時の通常データと試験動作時の試験データの入出力をクロック信号に同期して行う半導体集積回路の試験方法において、前記スキャンレジスタを前記ｎ個の論理回路ブロック毎に分割してｍ組の分割チェーンを構成し、前記クロック信号のｍ倍の周波数を有する逓倍クロック信号に同期して直列に与えられる前記試験データを、該逓倍クロック信号に従ってｍ個の並列データに変換して前記ｍ組の分割チェーンの各先頭のスキャンレジスタに与えるようにしている。
【００２８】
第４の発明は、第３の発明に加えて、前記ｍ組の分割チェーンの各後尾のスキャンレジスタから出力されるデータを、前記逓倍クロック信号に従って直列データに変換して出力するようにしている。
【００２９】
第５の発明は、第３または第４の発明において、クロック信号の周波数をｍ倍に逓倍して逓倍クロック信号を生成するようにしている。
【００３０】
本発明によれば、次のような作用が行われる。
【００３１】
試験動作時に、クロック信号のｍ倍の周波数を有する逓倍クロック信号に同期して試験データが直列に与えられると、この試験データが逓倍クロック信号によってｍ個の並列データに変換され、ｍ組の分割チェーンの各先頭のスキャンレジスタに与えられる。一方、このｍ組の分割チェーンの各後尾のスキャンレジスタからそれぞれ並列に出力されるデータは、逓倍クロック信号に従って直列データに変換される。
【００３２】
【発明の実施の形態】
【００３３】
（第１の実施形態）
【００３４】
図１は、本発明の第１の実施形態を示す半導体集積回路の構成図である。
【００３５】
この半導体集積回路は、シフトスキャン方式の試験回路を備えたもので、この集積回路の機能動作を行う複数（例えば、８個）の論理回路ブロック１１〜１８と、これらの論理回路ブロック１１〜１８の出力側に接続されたスキャンレジスタ２１〜２８と、クロック信号ＣＫから２倍の周波数の逓倍クロック信号ＣＫＤを生成する逓倍回路３０と、直列並列変換回路（Ｓ／Ｐ）４０と、並列直列変換回路（Ｐ／Ｓ）５０を有している。
【００３６】
各スキャンレジスタ２１〜２８はいずれも同様の構成で、例えばスキャンレジスタ２１に示すように、モード信号ＭＤに従って入力信号を切り替えるセレクタ（ＳＬ）２１ａと、このセレクタ２１ａで選択された信号をクロック信号ＣＫのタイミングで保持して出力するフリップフロップ（ＦＦ）２１ｂで構成されている。
【００３７】
また、直列並列変換回路４０は、逓倍回路３０で生成された逓倍クロック信号ＣＫＤに同期して直列に入力される試験入力データＴＩを、並列データＳ４１，Ｓ４２に変換して出力するものである。直列並列変換回路４０は、２つのフリップフロップ４１，４２を縦続接続して構成され、初段のフリップフロップ４１の入力側に試験入力データＴＩが与えられ、同じ逓倍クロック信号ＣＫＤで入力側の信号を保持して出力するものである。フリップフロップ４１，４２の各出力側から、並列データＳ４１，Ｓ４２が、それぞれ出力されるようになっている。
【００３８】
初段の論理回路ブロック１１の入力側には、入力データＤＩが与えられるようになっており、この論理回路ブロック１１の出力側が、スキャンレジスタ２１のセレクタ２１ａの第１の入力側に接続されている。また、スキャンレジスタ２１のセレクタ２１ａの第２の入力側には、直列並列変換回路４０の並列データＳ４１が与えられるようになっている。
【００３９】
スキャンレジスタ２１から出力される信号Ｓ２１は、図示していないが、次段の論理回路ブロック１２の入力側とスキャンレジスタ２２の第２の入力側に与えられ、この論理回路ブロック１２の出力信号が、スキャンレジスタ２２の第１の入力側に与えられるようになっている。
【００４０】
同様に、スキャンレジスタ２２の信号Ｓ２２は、論理回路ブロック１３とスキャンレジスタ２３の第２の入力側に与えられ、この論理回路ブロック１３の出力信号が、スキャンレジスタ２３の第１の入力側に与えられるようになっている。更に、スキャンレジスタ２３の信号Ｓ２３は、論理回路ブロック１４とスキャンレジスタ２４の第２の入力側に与えられ、この論理回路ブロック１４の出力信号が、スキャンレジスタ２４の第１の入力側に与えられるようになっている。
【００４１】
スキャンレジスタ２４の信号Ｓ２４は、論理回路ブロック１５に与えられ、この論理回路ブロック１５の出力信号が、スキャンレジスタ２５の第１の入力側に与えられるようになっている。また、スキャンレジスタ２５の第２の入力側には、直列並列変換回路４の並列データＳ４２が与えられるようになっている。
【００４２】
更に、スキャンレジスタ２５の信号Ｓ２５は、図示していないが、論理回路ブロック１６とスキャンレジスタ２６の第２の入力側に与えられ、この論理回路ブロック１６の出力信号が、スキャンレジスタ２６の第１の入力側に与えられるようになっている。スキャンレジスタ２６の信号Ｓ２６は、論理回路ブロック１７とスキャンレジスタ２７の第２の入力側に与えられ、この論理回路ブロック１７の出力信号が、スキャンレジスタ２７の第１の入力側に与えられるようになっている。
【００４３】
スキャンレジスタ２７の信号Ｓ２７は、論理回路ブロック１８とスキャンレジスタ２８の第２の入力側に与えられ、この論理回路ブロック１８の出力信号が、スキャンレジスタ２８の第１の入力側に与えられるようになっている。スキャンレジスタ２８の信号Ｓ２８は、出力データＤＯとして出力される他、スキャンレジスタ２４の信号Ｓ２４と共に並列直列変換回路５０に入力されるようになっている。
【００４４】
並列直列変換回路５０は、並列に入力される信号Ｓ２４，Ｓ２８を、逓倍クロック信号ＣＫＤに従って直列の試験出力データＴＯとして出力するものである。並列直列変換回路５０は、信号Ｓ２４を逓倍クロック信号ＣＫＤのタイミングで保持するフリップフロップ５１、信号Ｓ２８とフリップフロップ５１から出力される信号Ｓ５１を、クロック信号ＣＫのレベル“Ｈ”，“Ｌ”に基づいて選択するセレクタ５２、及びこのセレクタ５２から出力される信号Ｓ５２を、逓倍クロック信号ＣＫＤのタイミングで保持し、試験出力データＴＯとして出力するフリップフロップ５３で構成されている。
【００４５】
図４は、図１の試験時の動作を示すタイミングチャートである。以下、この図４を参照しつつ、図１の動作を説明する。なお、試験時には、モード信号ＭＤによって、すべてのスキャンレジスタ２１〜２８が、第２の入力側に切り替えられる。
【００４６】
図１のクロック信号ＣＫは、各スキャンレジスタ２１〜２８に与えられると共に逓倍回路３０に与えられ、図４に示すように、２倍の周波数の逓倍クロック信号ＣＫＤが生成される。生成された逓倍クロック信号ＣＫＤは、直列並列変換回路４０と、並列直列変換回路５０内の各フリップフロップに与えられる。
【００４７】
図４の時刻ｔ１，ｔ３，ｔ５，…におけるクロック信号ＣＫのレベル“Ｈ”，“Ｌ”の変化に同期して、直列並列変換回路４０には、試験入力データＴＩとして、データＤ１，Ｄ２，Ｄ３，…が順次入力される。これにより、直列並列変換回路４０のフリップフロップ４１には、逓倍クロック信号ＣＫＤの立上がりのタイミングｔ２，ｔ４，ｔ６，…で、順次Ｄ１，Ｄ２，Ｄ３，…と変化するデータが保持され、信号Ｓ４１として出力される。
【００４８】
一方、フリップフロップ４２には、信号Ｓ４１よりも１クロック分だけ遅れて、時刻ｔ４、ｔ６、…に、順次Ｄ１，Ｄ２，…と変化する信号Ｓ４２が出力される。直列並列変換回路４０の信号Ｓ４１，Ｓ４２は、それぞれスキャンレジスタ２１，２５に与えられる。
【００４９】
時刻ｔ５におけるクロック信号ＣＫの立上がりのタイミングで、信号Ｓ４１，Ｓ４２は、それぞれスキャンレジスタ２１，２５に保持される。これにより、スキャンレジスタ２１，２５から出力される信号Ｓ２１，Ｓ２５は、それぞれデータＤ２，Ｄ１となる。
【００５０】
時刻ｔ７におけるクロック信号ＣＫの立上がりで、データＤ２，Ｄ１はスキャンレジスタ２２，２６へシフトされ、スキャンレジスタ２１，２５から出力される信号Ｓ２１，Ｓ２５は、それぞれデータＤ４，Ｄ３となる。
【００５１】
時刻ｔ８におけるクロック信号ＣＫの立上がりで、データＤ２，Ｄ１はスキャンレジスタ２３，２７へシフトされると共に、データＤ４，Ｄ３はスキャンレジスタ２２，２６へシフトされ、スキャンレジスタ２１，２５から出力される信号Ｓ２１，Ｓ２５は、それぞれデータＤ６，Ｄ５となる。
【００５２】
時刻ｔ９におけるクロック信号ＣＫの次の立上がりで、データＤ２，Ｄ１はスキャンレジスタ２４，２８へ、データＤ４，Ｄ３はスキャンレジスタ２３，２７へ、データＤ６，Ｄ５はスキャンレジスタ２２，２６へそれぞれシフトされる。そして、スキャンレジスタ２１，２５から出力される信号Ｓ２１，Ｓ２５は、それぞれデータＤ８，Ｄ７となる。
【００５３】
この状態でスキャンレジスタ２８の信号Ｓ２８が並列直列変換回路５０のセレクタ５２で選択され、このセレクタ５２から出力される信号Ｓ５２はデータＤ１となる。
【００５４】
時刻ｔ１０において、逓倍クロック信号ＣＫＤが立上がると、並列直列変換回路５０のフリップフロップ５１に信号Ｓ２４が保持され、このフリップフロップ５１の信号Ｓ５１はデータＤ２となる。また、フリップフロップ５３に保持されて出力される試験出力データＴＯは、データＤ１となる。
【００５５】
時刻ｔ１１において、クロック信号ＣＫが“Ｌ”になると、セレクタ５２はフリップフロップ５１側に切り替えられ、このセレクタ５２から出力される信号Ｓ５２はデータＤ２に変化する。
【００５６】
時刻ｔ１２において、逓倍クロック信号ＣＫＤが立上がると、フリップフロップ５３に信号Ｓ５２が保持され、このフリップフロップ５３の試験出力データＴＯは、データＤ２となる。
【００５７】
以上のような動作により、時刻ｔ１０以降、逓倍クロック信号ＣＫＤの立上がりに同期して、試験出力データＴＯとしてデータＤ１，Ｄ２，Ｄ３，…が順次出力される。
【００５８】
なお、通常動作時には、モード信号ＭＤによって各スキャンレジスタ２１〜２８のセレクタが、第１の入力側に切り替えられ、それぞれ前段の論理回路１１〜１８の出力信号がフリップフロップに入力される。これにより、各論理回路１１〜１８は、それぞれスキャンレジスタ２１〜２８のフリップフロップを介して縦続接続され、クロック信号ＣＫに基づいた同期動作が行われる。
【００５９】
以上のように、この第１の実施形態の半導体集積回路は、論理回路１１〜１８を接続するスキャンレジスタ２１〜２８によるスキャンチェーンを２分割し、それぞれのチェーンに試験入力データＴＩを直列並列変換回路４０によって並列に変換して与えると共に、それぞれのチェーンから並列に出力される信号を並列直列変換回路５０によって直列に変換して出力するようにしている。これにより、各スキャンレジスタ２１〜２８へデータの書き込みと、これらのスキャンレジスタ２１〜２８からのデータの読み出しに必要な時間を半減することができるという利点がある。
【００６０】
（第２の実施形態）
【００６１】
図５は、本発明の第２の実施形態を示す半導体集積回路の構成図である。
【００６２】
この半導体集積回路は、集積回路の機能動作を行うｍ×ｎ個の論理回路ブロック１０ｉ，ｊ（但し、ｉ＝１〜ｍ、ｊ＝１〜ｎ）と、これらの論理回路ブロック１０ｉ，ｊの間に接続されたスキャンレジスタ２０ｉ，ｊと、クロック信号ＣＫからｍ倍の周波数の逓倍クロック信号ＣＫＤを生成する逓倍回路３５と、直列並列変換回路４５と、並列直列変換回路５５を有している。
【００６３】
ｍ×ｎ個の論理回路ブロック１０ｉ，ｊとスキャンレジスタ２０ｉ，ｊは、ｎ個毎に分割され、ｍ組の分割チェーン回路が構成されている。
【００６４】
第１組の分割チェーン回路は、論理回路ブロック１０１，１〜１０１，ｎをスキャンレジスタ２０１，１〜２０１，ｎ−１を介して接続すると共に、論理回路ブロック１０１，ｎの後段にスキャンレジスタ２０１，ｎを接続したものである。先頭の論理回路ブロック１０１，１には、入力データＤＩが与えられるようになっている。また、２段目以降のスキャンレジスタ２０１，２〜２０１，ｎの第２の入力側には、その前段のスキャンレジスタ２０１，１〜２０１，ｎ−１の出力信号が与えられるようになっている。
【００６５】
第２組以降の第ｉ組の分割チェーン回路もほぼ同様の構成で、論理回路ブロック１０ｉ，１〜１０ｉ，ｎをスキャンレジスタ２０ｉ，１〜２０ｉ，ｎ−１を介して接続すると共に、論理回路ブロック１０ｉ，ｎの後段にスキャンレジスタ２０ｉ，ｎを接続したものである。但し、先頭の論理回路ブロック１０ｉ，１には、第ｉ−１組の分割チェーン回路のスキャンレジスタ２０ｉ−１，ｎの出力信号が与えられるようになっている。また、２段目以降のスキャンレジスタ２０ｉ，２〜２０ｉ，ｎの第２の入力側には、その前段のスキャンレジスタ２０ｉ，１〜２０ｉ，ｎ−１の出力信号が与えられるようになっている。
【００６６】
直列並列変換回路４５は、逓倍回路３５で生成された逓倍クロック信号ＣＫＤに同期して直列に入力される試験入力データＴＩを、ｍ個の並列データＳ４５１〜Ｓ４５ｍに変換して出力するものである。並列データＳ４５１〜Ｓ４５ｍは、それぞれ各組の分割チェーン回路の先頭のスキャンレジスタ２０１，１〜２０ｍ，１の第２の入力側に与えられるようになっている。
【００６７】
一方、各組の分割チェーン回路の最後のスキャンレジスタ２０１，ｎ〜２０ｍ，ｎの出力信号は、並列直列変換回路５５に並列入力信号として与えられるようになっている。並列直列変換回路５５は、クロック信号ＣＫのタイミングに基づいて並列入力信号を保持し、逓倍クロック信号ＣＫＤのタイミングに基づいて、その保持した並列入力信号を直列信号に変換して試験出力データＴＯとして出力するものである。
【００６８】
この半導体集積回路の通常動作時には、モード信号ＭＤによって各スキャンレジスタ２０ｉ，ｊが、第１の入力側に切り替えられ、それぞれ前段の論理回路ブロック１０ｉ，ｊの出力信号が、クロック信号ＣＫに同期してこのスキャンレジスタ２０ｉ，ｊの保持され、後段の論理回路ブロック１０ｉ，ｊ＋１等へ出力される。これにより、各論理回路ブロック１０ｉ，ｊは、それぞれスキャンレジスタ２０ｉ，ｊを介して縦続接続され、クロック信号ＣＫに基づいた同期動作が行われる。
【００６９】
一方、試験動作時には、モード信号ＭＤによって各スキャンレジスタ２０ｉ，ｊが、第２の入力側に切り替えられる。これにより、各分割チェーン回路から論理回路１０ｉ，ｊが切り離され、直列並列変換回路４５と並列直列変換回路５５との間に、それぞれｎ個のスキャンレジスタ２０ｉ，１〜２０ｉ，ｎが縦続接続された分割チェーン回路が、ｍ組並列して接続される。そして、直列並列変換回路４５で並列に変換されたｍ個の試験入力データがそれぞれ対応する分割チェーン回路に入力され、クロック信号ＣＫに同期して順次シフトされる。更に、ｍ組の各分割チェーン回路の最後のスキャンレジスタ２０１，ｎ〜２０ｍ，ｎの出力信号は、並列直列変換回路５５に与えられ、この並列直列変換回路５５において逓倍クロック信号ＣＫＤによって直列に変換され、試験出力データＴＯとして出力される。
【００７０】
以上のように、この第２の実施形態の半導体集積回路は、論理回路ブロック１０ｉ，ｊを接続するスキャンレジスタ２０ｉ，ｊによるスキャンチェーンをｍ分割し、それぞれの分割チェーンに試験入力データＴＩを直列並列変換回路４５によって並列に変換して与えると共に、それぞれの分割チェーンから並列に出力される信号を並列直列変換回路５５によって直列に変換して出力するようにしている。これにより、各スキャンレジスタ２０ｉ，ｊへデータの書き込みと、これらのスキャンレジスタ２０ｉ，ｊからのデータの読み出しに必要な時間を１／ｍに低減することができるという利点がある。
【００７１】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００７２】
（ａ） スキャンレジスタ２１等の構成は、図１中に例示したようなセレクタとフリップフロップを組み合わせたものに限定されない。
【００７３】
（ｂ） クロック信号ＣＫを逓倍して逓倍クロック信号ＣＫＤを生成する逓倍回路３０，３５を有しているが、外部の試験装置等から端子を介してこの逓倍クロック信号ＣＫＤが与えられる場合には、逓倍回路は不要である。
【００７４】
【発明の効果】
【００７５】
以上詳細に説明したように、第１及び第３の発明によれば、ｎ個の論理回路ブロック毎にスキャンレジスタを分割してｍ組の分割チェーンを構成し、逓倍クロック信号に従って試験データをｍ個の並列データに変換して各分割チェーンの先頭のスキャンレジスタに与えるようにしている。これにより、チェーンの長さが１／ｍになり、試験データの転送時間を短縮することができる。
【００７６】
第２及び第５の発明によれば、クロック信号を逓倍して逓倍クロック信号を生成するようにしている。これにより、外部から逓倍クロック信号を供給する必要がなくなり、試験のための外部端子の数の増加を抑えることができる。
【００７７】
第１及び第４の発明によれば、ｍ組の分割チェーンの各後尾のスキャンレジスタから出力されるデータを、逓倍クロック信号に従って直列データに変換して出力するようにしている。これにより、試験データの出力端子が１つで済み、試験のための外部端子の数の増加を抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体集積回路の構成図である。
【図２】従来の半導体集積回路の構成図である。
【図３】従来の半導体集積回路の構成図である。
【図４】図１の試験時の動作を示すタイミングチャートである。
【図５】本発明の第２の実施形態を示す半導体集積回路の構成図である。
【符号の説明】
１０ｉ，ｊ，１１〜１８ 論理回路ブロック
２０ｉ，ｊ，２１〜２８ スキャンレジスタ
３０，３５ 逓倍回路
４０，４５ 直列並列変換回路
５０，５５ 並列直列変換回路
Claims (5)
- ｍ×ｎ個（但し、ｍ，ｎは複数）の論理回路ブロックの間をスキャンレジスタを介してチェーン状に接続し、通常動作時の通常データと試験動作時の試験データの入出力をクロック信号に同期して行う半導体集積回路において、
前記スキャンレジスタを前記ｎ個の論理回路ブロック毎に分割してｍ組の分割チェーンを構成すると共に、
前記試験動作時に、前記クロック信号のｍ倍の周波数を有する逓倍クロック信号に同期して直列に与えられる前記試験データを、該逓倍クロック信号に従ってｍ個の並列データに変換して前記ｍ組の分割チェーンの各先頭のスキャンレジスタに与える直列並列変換回路と、
前記試験動作時に、前記ｍ組の分割チェーンの各後尾のスキャンレジスタから出力されるデータを並列に入力し、前記逓倍クロック信号に従って直列データに変換して出力する並列直列変換回路とを、
設けたことを特徴とする半導体集積回路。 - 前記クロック信号の周波数をｍ倍に逓倍して前記逓倍クロック信号を生成する逓倍回路を設けたことを特徴とする請求項１記載の半導体集積回路。
- ｍ×ｎ個（但し、ｍ，ｎは複数）の論理回路ブロックの間をスキャンレジスタを介してチェーン状に接続し、通常動作時の通常データと試験動作時の試験データの入出力をクロック信号に同期して行う半導体集積回路の試験方法において、
前記スキャンレジスタを前記ｎ個の論理回路ブロック毎に分割してｍ組の分割チェーンを構成し、
前記クロック信号のｍ倍の周波数を有する逓倍クロック信号に同期して直列に与えられる前記試験データを、該逓倍クロック信号に従ってｍ個の並列データに変換して前記ｍ組の分割チェーンの各先頭のスキャンレジスタに与える、
ことを特徴とする半導体集積回路の試験方法。 - 請求項３記載の半導体集積回路の試験方法において、前記ｍ組の分割チェーンの各後尾のスキャンレジスタから出力されるデータを、前記逓倍クロック信号に従って直列データに変換して出力することを特徴とする半導体集積回路の試験方法。
- 前記クロック信号の周波数をｍ倍に逓倍して前記逓倍クロック信号を生成することを特徴とする請求項３または４記載の半導体集積回路の試験方法。
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