JPH01112182A - モード設定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野］ 本発明はＬＳＩの内部に構成され、ＬＳＩの動作モード
又はテストモードの設定を行うモード設定回路に関し、
特に、少ない外部入力端子数で多種のモード設定を行え
るようにしたモード設定回路に関する。

［従来の技術］ ＬＳＩ内部の動作モードを設定するためのモード設定回
路は、モード設定のためのＬＳＩの外部端子数を極力少
なくするという要求から、通常は第５図に示すような２
進−１０進デコーダ回路２１により構成されることが多
い。即ち、このデコーダ回路２１は、外部端子に接続さ
れた３つの入力端子２２．２３．２４と、内部回路にモ
ー１へ設定信号を供給するための８つの出力端子２５゜
２６．２７，２８，２９，３０，３１．３２とを備えた
ものであり、３つのモード設定用の外部端子によって８
つのモードを設定することができる。

一般に入力端子数ｎのモード設定回路では２ｎのモード
を設定することができる。

［発明が解決しようとする問題点］ ところが、最近のＬＳＩの高集積化に伴い、ＬＳＩの多
機能化又はテスティングの複雑化が増々進み、同−ＬＳ
Ｉで設定すべき動作モード又はテストモードの数も増加
の一途をたどっている。

そのため、上述した従来のモード設定回路では設定すべ
きモード数の増加によってＬＳＩの外部入力端子数が無
制限に増加するという問題があった。

本発明はかかる問題点に鑑みてなされたものであって、
少ない外部入力端子数で多数のモードを設定することが
できるモード設定回路を提供することを目的とする。

［問題点を解決するための手段］ 本発明に係るモード設定回路は、集積回路の外部端子を
介してシリアル入力されたモード設定データをパラレル
データに変換する直並列変換回路と、この直並列変換回
路からのパラレルデータをデコードして集積回路内部の
モードを決定するモード設定信号を発生させるデコーダ
回路とを有することを特徴とする。

［作用］ モード設定データは、集積回路の外部端子を介してシリ
アルに入力され、直並列変換回路にて並列データに変換
されデコーダ回路の入力として与えられる。モード設定
用の外部端子としては、シリアルデータを入力する唯一
の端子を備えれば良く、必要であればシフトクロックを
導入する外部端子等を設ければ良い。本発明によれば、
設定すべきモード数が増えてデコーダ回路の入出力端子
数が増えても、直並列変換回路の長さを変化させるのみ
で集積回路の外部端子数は変わらない。

［実施例］ 以下、添付の図面を参照して本発明の実施例について説
明する。

第１図は本発明の第１の実施例に係るモード設定回路の
構成を示す回路図である。このモード設定回路は、Ｌ　
Ｓ　Ｉの内部に構成され、直並列変換回路りと、デコー
ダ回路２とで構成されている。

直並列変換回路１は、３つのフリップフロップ回路（以
下、Ｆ／Ｆという）３，４．５を多段接続してなるシフ
トレジスタで、初段のＦ／Ｆ３の入力端子（Ｉ）がＬＳ
Ｉのモード設定データ入力用の外部端子６に接続され、
各段のクロック入力端子（Ｃ）がデータ読込みクロック
入力用の外部端子７に接続され、更に、各段の出力端子
（０）がデコーダ回路２の入力端子（■□、Ｉｚ、Ｉ３
）に接続されたものとなっている。デコーダ回路２は、
３つの入力端子（ＩＩ〜Ｉ３）に入力された２進コード
を１０進コードに変換して８つの出力端子１ｏ乃至１７
のいずれか１つにモード設定信号を発生させる。

第２図は、このように、構成された本実施例のモード設
定回路の動作タイミングを示すタイムチャート図である
。

外部端子６によりシリアルに入力されるモード設定デー
タは、データ読込みクロックの立上がりでＦ／Ｆ３に順
次読込まれる。Ｆ／Ｆ３，４に保持されたデータは、デ
ータ読込みクロックの立上かりて次段のＦ／Ｆ４．５に
夫々転送される。従って、この回路では、データ読込み
クロックの３クロツク目の立上がり時点（Ｔ１）でシリ
アル入力された３ビツトのモード設定データが全て読込
まれ、直並列変換されてデコーダ２に与えられることに
なる。データ読込みクロックは、図示のように３ビツト
のモード設定データを全て読込んな後、ローレベル又は
ハイレベルに固定され、各Ｆ／Ｆ３乃至４の出力を固定
する。

この回路によれば、外部端子としてモード設定データ入
力用の端子と、データ読込みクロック入力用の端子との
２つの端子を備えるだけで、８つのモードを設定するこ
とができる。設定モード数を更に増やす場合には、直並
列変換回路１のＦ／Ｆの段数を更に増加させれば良い。

第３図は本発明の他の実施例を示す回路図である。この
回路が第１図に示す実施例と異なる点は直並列変換回路
ＬＬが４段のＦ／Ｆ１２，１３゜１４．１５で構成され
ている点及び最終段のＦ／Ｆ１５の出力がデコーダ回路
１６のイネーブル端子（ＥＮ）に与えられている点であ
る。デコーダ回路１６は、イネーブル端子にローレベル
が与えられているときは、モード設定信号は発生させず
、イネーブル端子にハイレベルが与えられているときに
のみモード設定信号を発生させる。

この回路によれば、第４図のタイムチャート図に示すよ
うに、モード設定データの入力に先立って、ＩＩ　Ｉ　
Ｉ＋レベルデータを与え、続く３ビツトでモード設定デ
ータを与えるようにすることで、データ読込みクロック
の４クロツク目の立上がり時点（Ｔ２）、即ちモード設
定データが全て直並列変換回路１１に読込まれた時点で
モード設定信号が出力される。従って、この実施例によ
れば、ＬＳＩ内部のイニシャル状態を一定にした状態で
モード設定が行えるという利点がある。

［発明の効果］ 以上説明したように、本発明によれば、直並列変換回路
を用いてモード設定データを直列入力するようにしたの
で、設定モード数が増加してもモード設定データ入力用
の外部端子数を増加させる必要がなく、少ない端子数で
多数のモード設定が可能であるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
同回路の動作を示すタイムチャート図、第３図は本発明
の第２の実施例を示す回路図、第４図は同回路の動作を
示すタイムチャート図、第５図は従来のモード設定回路
の回路図である。 １．１１；直並列変換回路、２，１６，２］、。 デコーダ回路、３〜５．１２〜１５；フリップフロップ
回路、６，７；外部端子

Claims (3)

【特許請求の範囲】
1. （１）集積回路の内部に構成され、外部端子を介してシ
   リアル入力されたモード設定データをパラレルデータに
   変換する直並列変換回路と、この直並列変換回路からの
   前記パラレルデータをデコードして前記集積回路内部の
   モードを決定するモード設定信号を発生させるデコーダ
   回路とを有することを特徴とするモード設定回路。
2. （２）前記直並列変換回路は、複数のフリップフロップ
   回路を多段接続してなるシフトレジスタからなることを
   特徴とする特許請求の範囲第１項に記載のモード設定回
   路。
3. （３）前記複数のフリップフロップ回路のうち、最も後
   段のフリップフロップ回路の出力は、前記デコーダ回路
   のイネーブル端子に接続されていることを特徴とする特
   許請求の範囲第２項に記載のモード設定回路。