JPS6216690Y2 - - Google Patents
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- JPS6216690Y2 JPS6216690Y2 JP13370681U JP13370681U JPS6216690Y2 JP S6216690 Y2 JPS6216690 Y2 JP S6216690Y2 JP 13370681 U JP13370681 U JP 13370681U JP 13370681 U JP13370681 U JP 13370681U JP S6216690 Y2 JPS6216690 Y2 JP S6216690Y2
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- 238000010586 diagram Methods 0.000 description 6
- 238000004904 shortening Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Description
本考案はICのテスト時間短縮を目的としたIC
のテスト回路、即ちICを測定するときのために
ICに組み込まれているテスト回路に関するもの
である。 従来のテスト回路を第１図に示す。図において
１はテスト入力１，２はテスト入力２、３はテス
ト入力３，４はデコーダ、１０〜１３はテストス
テツプ命令で、デコーダ４の出力端T0，T1，
T2，T7に各々接続している、１４〜１７は２入
力ANDゲート（以下単にANDゲートという）、１
８〜１９は２入力ORゲート（以下単にORゲート
という）、２０はデバイダ、２１はＤ−フリツプ
フロツプ、２２〜２５はIC内部信号、２６はIC
の１つの出力端子である。そしてテスト入力１は
デコーダ４の入力Ａに、テスト入力２はデコーダ
４の入力Ｂに、テスト入力３はデコーダ４の入力
Ｃに接続しており、デコーダ４出力１０はT0端
からANDゲート１４の入力の一端とANDゲート
１６の一端に接続し、デコーダ４出力１１はT1
端からANDゲート１５の入力の一端に接続し、
デコーダ４出力１２はT2端よりＤ−フリツプフ
ロツプ２１のＲ端に接続し、同じくデコーダ４の
出力１３はT7端よりANDゲート１７の入力の一
端に接続している。信号２２はANDゲート１４
の入力の他端に、信号２３はANDゲート１５の
入力の他端に接続し、信号２４はANDゲート１
６の入力の他端に、信号２５はANDゲート１７
の入力の他端に接続し、ANDゲート１４と１５
の出力はORゲート１８の入力にそれぞれ接続
し、ORゲート１８の出力はデバイダ２０のカウ
ントクロツクの入力端に接続し、ANDゲート１
６と１７の出力はORゲート１９の入力にそれぞ
れ接続し、ORゲート１９の出力はICの出力端子
２６に接続している。なお、デコーダ４の出力端
T3〜T6もテストステツプ命令として使用できる
が、説明が複雑になるので省略してある。 先ず第１図の動作説明に入る前に第２図の説明
を簡単にしておく、第２図は第１図の従来テスト
回路例からテスト用回路を除いた本来のICの回
路図である。図において、２０はデバイダ、２１
はＤ−フリツプフロツプ、信号２２はIC内部信
号でデバイダ２０のクロツク入力端に接続してお
り、２４はICの出力信号で出力２６に接続し、
信号２５はIC内部信号でICの出力端子に出てい
ない信号である。 第１図の従来のテスト回路例はこの第２図に示
すIC回路をテストするために付加した回路例で
ある。その目的は第１はデバイダ２０をIC内部
の高い周波数信号で早送りしてテストすることで
あり、第２はＤ−フリツプフロツプ２１をテスト
状態でリセツトすること、第３はIC内部信号で
ある信号２５を出力２６に出力しテストすること
である。また２８はICの他の回路である。 次に第１図の動作説明に入る。まずデコーダ４
の真理値表を次に示す。
のテスト回路、即ちICを測定するときのために
ICに組み込まれているテスト回路に関するもの
である。 従来のテスト回路を第１図に示す。図において
１はテスト入力１，２はテスト入力２、３はテス
ト入力３，４はデコーダ、１０〜１３はテストス
テツプ命令で、デコーダ４の出力端T0，T1，
T2，T7に各々接続している、１４〜１７は２入
力ANDゲート（以下単にANDゲートという）、１
８〜１９は２入力ORゲート（以下単にORゲート
という）、２０はデバイダ、２１はＤ−フリツプ
フロツプ、２２〜２５はIC内部信号、２６はIC
の１つの出力端子である。そしてテスト入力１は
デコーダ４の入力Ａに、テスト入力２はデコーダ
４の入力Ｂに、テスト入力３はデコーダ４の入力
Ｃに接続しており、デコーダ４出力１０はT0端
からANDゲート１４の入力の一端とANDゲート
１６の一端に接続し、デコーダ４出力１１はT1
端からANDゲート１５の入力の一端に接続し、
デコーダ４出力１２はT2端よりＤ−フリツプフ
ロツプ２１のＲ端に接続し、同じくデコーダ４の
出力１３はT7端よりANDゲート１７の入力の一
端に接続している。信号２２はANDゲート１４
の入力の他端に、信号２３はANDゲート１５の
入力の他端に接続し、信号２４はANDゲート１
６の入力の他端に、信号２５はANDゲート１７
の入力の他端に接続し、ANDゲート１４と１５
の出力はORゲート１８の入力にそれぞれ接続
し、ORゲート１８の出力はデバイダ２０のカウ
ントクロツクの入力端に接続し、ANDゲート１
６と１７の出力はORゲート１９の入力にそれぞ
れ接続し、ORゲート１９の出力はICの出力端子
２６に接続している。なお、デコーダ４の出力端
T3〜T6もテストステツプ命令として使用できる
が、説明が複雑になるので省略してある。 先ず第１図の動作説明に入る前に第２図の説明
を簡単にしておく、第２図は第１図の従来テスト
回路例からテスト用回路を除いた本来のICの回
路図である。図において、２０はデバイダ、２１
はＤ−フリツプフロツプ、信号２２はIC内部信
号でデバイダ２０のクロツク入力端に接続してお
り、２４はICの出力信号で出力２６に接続し、
信号２５はIC内部信号でICの出力端子に出てい
ない信号である。 第１図の従来のテスト回路例はこの第２図に示
すIC回路をテストするために付加した回路例で
ある。その目的は第１はデバイダ２０をIC内部
の高い周波数信号で早送りしてテストすることで
あり、第２はＤ−フリツプフロツプ２１をテスト
状態でリセツトすること、第３はIC内部信号で
ある信号２５を出力２６に出力しテストすること
である。また２８はICの他の回路である。 次に第１図の動作説明に入る。まずデコーダ４
の真理値表を次に示す。
【表】
この表を見ると、入力Ａ，Ｂ，Ｃ全て“Ｌ”レ
ベルのときT0出力が“Ｈ”となり、入力Ａが
“Ｈ”、入力Ｂ，Ｃが“Ｌ”のときT1出力が
“Ｈ”となり、入力Ａ，Ｃが“Ｌ”、入力Ｂが
“Ｈ”のときT2出力が“Ｈ”となり、（出力T3〜
T6は省略）入力Ａ，Ｂ，Ｃが全て“Ｈ”のとき
T7出力が“Ｈ”となつている。 第３図に第１図のタイムチヤート図を示してい
る。図において、ａはテスト入力１、ｂはテスト
入力２、ｃはテスト入力３の各波形、ｄはデコー
ダ４の出力端T0（テストステツプ命令１０）、ｅ
は同じく出力端T1（テストステツプ命令１１）、
ｆは同じく出力端T2（テストステツプ命令１
２）、ｇは同じく出力T7（テストステツプ命令１
３）の各波形であり、ｈはIC２８の内部信号２
２、ｉは同じく内部信号２３、ｊは同じく内部信
号２４、ｋは同じく内部信号２５、ｌはANDゲ
ート１４の出力、ｍはANDゲート１５の出力、
ｎはORゲート１８の出力、ｏはANDゲート１６
の出力、ｐはANDゲート１７の出力、ｑはORゲ
ート１９の出力と出力端子２６の各波形を示して
いる。 第１図にもどる。ICの通常の使用状態では第
３図イ〜ロ区間の如くデコーダ４の入力Ａ，Ｂ，
Ｃが全て“Ｌ”の場合、テストステツプ命令１０
は第３図ｄの如く“Ｈ”となつているのでAND
ゲート１４には信号２２が第３図ｌの如く出力
し、ANDゲート１５はオフとなつているのでOR
ゲート１８の出力に第３図ｎの如くANDゲート
１４の出力が出力する。したがつて信号２２がデ
バイダ２０のクロツク入力端に入力している。一
方ANDゲート１６には信号２４が第３図ｏの如
く出力し、ANDゲート１７はオフとなつている
ので、ORゲート１９の出力にはANDゲート１６
出力が出力する。したがつて信号２４が第３図ｑ
の如く出力２６に出力する。この状態は第２図の
ICの回路動作と同じである。 以後テスト状態の説明に入る。デコーダ４の入
力をＡ＝“Ｈ”，Ｂ＝Ｃ＝“Ｌ”とすると第３図ロ
〜ハ区間、テストステツプ命令１１が第３図との
如く“Ｈ”となるので、ANDゲート１５がオン
となり信号２３が第３図ｍの如くORゲート１８
に出力し、デバイダ２０を早送りテストする。他
のANDゲート１４，１６，１７は全てオフ状態
である。次いでデコーダ４の入力をＡ＝Ｃ＝
“Ｌ”，Ｂ＝“Ｈ”とすると、第３図ハ−ニ区間、
テストステツプ命令１２が第３図ｆの如く“Ｈ”
となつているので、Ｄ−フリツプフロツプ２１を
リセツトする。次にデコーダ４の入力を全て
“Ｈ”とするとテストステツプ命令１３が“Ｈ”
となり、ANDゲート１７がオンとなるので信号
２５がORゲート１９に出力し、信号２５が出力
２６に出力する。この時他のANDゲート１４〜
１６は全てオフになつている。 第１図の回路例は以上の如く動作する。第１図
の回路例ではテストステツプ命令発生用回路は、
３個のテスト入力１〜３とデコーダ４とで構成さ
れており、回路としては簡単であるが、この方法
では多くのテストステツプを得るために多くのテ
スト入力を必要とするという欠点がある。近年の
ICの集積度の向上はめざましいものであり、回
路が多少増加してもあまり問題とならないが、ピ
ン数が増加すると、小形化と低コストに反するこ
とになり、またICのユーザーにとつてはテスト
用端子は本来不要なものであるので、ピン数の増
加は極力押さえなくてはならない。 本考案は、このような従来のピン数の増加を防
止するためになされたもので、以下本考案の一実
施例を図面により詳細に説明する。 第４図は本考案テスト回路の一実施例を示す回
路図であつて、２７はテスト入力、４はデコー
ダ、５は３値レベル判別回路、６は３値レベル判
別回路５のＨ出力、７は３値レベル判別回路５の
Ｍ出力で本実施例では未使用、８は同じく３値レ
ベル判別回路５のＬ出力、９はテストカウンタ、
１ａはテストカウンタ９のQ1出力、２ｂはテス
トカウンタ９のQ2出力、３ｃはテストカウンタ
９のQ3出力、１０〜２６までは第１図従来回路
例と同一であり、１０〜１３はテストステツプ命
令でデコーダ４の出力端T0，T1，T2，T7に各々
接続しており、１４〜１７はANDゲート、１８
〜１９はORゲート、２０はデバイダ、２１はＤ
−フリツプフロツプ、２２〜２５はIC内部信
号、２６はICの１つの出力端子である。そして
テスト入力２７は３値レベル判別回路５の入力端
に、６は３値レベル判別回路５の出力端Ｈからテ
ストカウンタ９のカウントクロツク入力端に、８
は同じく３値レベル判別回路５の出力端Ｌからテ
ストカウンタ９のリセツト入力端Ｒに接続してお
り、テストカウンタ９の出力端Q1〜Q3はデコー
ダ４の入力端Ａ〜Ｃにそれぞれ接続し、更にデコ
ーダ４出力１０はT0端からANDゲート１４およ
びANDゲート１６の入力の一端に、デコーダ４
出力１１はT1端からANDゲート１５の入力の一
端に、デコーダ４出力１２はT2端よりＤ−フリ
ツプフロツプ２１のリセツト入力Ｒ端に、同じく
デコーダ４出力の１３はT7端よりANDゲート１
７の入力の一端に接続している。信号２２は
ANDゲート１４の入力の他端に、信号２３は
ANDゲート１５の入力の他端に接続し、信号２
４はANDゲート１６の入力の他端に、信号２５
はANDゲート１７の入力の他端に、ANDゲート
１４と１５の出力はORゲート１８の入力にそれ
ぞれ接続し、ORゲート１８の出力はデバイダ２
０のカウントクロツク入力端に、ANDゲート１
６と１７の出力はORゲート１９の入力にそれぞ
れ接続し、ORゲート１９の出力はICの出力端子
２６に接続している。デコーダ４の出力T3〜T6
もテストステツプ命令として使用出来るが、説明
が複雑になるので第４図の実施例では省略してあ
る。 以上の構成となつているが、第４図の本考案の
実施例と第１図の従来の回路例との違いは、第１
図と第４図とから判明する如く第４図は第１図に
３値レベル判別回路５と、テストカウンタ９を新
たに追加し、テスト入力を３ピンから１ピンに減
少させ、テストカウンタ９の出力Q1〜Q3をデコ
ーダ４の入力端Ａ〜Ｃに接続していることであ
る。 第５図は第４図の本考案実施例におけるタイム
チヤート図である。図においてｔはテスト入力２
７の３値入力信号波形で、ｒは３値レベル判別回
路５の基準電圧ＶREF(H)、ｓは３値レベル判別回
路５の基準電圧ＶREF(L)波形、ｕは３値レベル判
別回路５の出力端Ｌ、ｖは３値レベル判別回路５
の出力端Ｈの波形、ｘ〜ｚはテストカウンタの出
力端Q1〜Q3の波形で、ｘはQ1、ｙはQ2、ｚはQ3
の波形である。ｄ〜ｑは第３図の従来回路例のタ
イムチヤート図と同じであり、ｄ〜ｇはデコーダ
４の出力端T0〜T7の波形でｄはT0、ｅはT1、ｆ
はT2、ｇはT7の波形である。またｈ〜ｋは２２
〜２５のICの内部信号波形で、ｈは２２、ｉは
２３、ｊは２４、ｋは２５の波形である。ｌは
ANDゲート１４の出力波形、ｍはANDゲート１
５の出力波形、ｎはORゲート１８の出力波形、
ｏはANDゲート１６の出力波形、ｐはANDゲー
ト１７の出力波形、ｑはORゲート１９の出力波
形である。 次に第４図の動作説明を第５図のタイムチヤー
トを用いて行う。テスト入力２７は３値入力信号
である。このテスト入力２７が第５図イ〜ロ区間
の如く“Ｌ”のとき第５図ｕの如く３値レベル判
別回路５のＬ出力端が“Ｈ”となり、テストカウ
ンタ９はリセツトされつぱなしとなつている。し
たがつてテストカウンタ９の出力端Q1〜Q3は第
５図ｘ〜ｚの如く全て“Ｌ”となり、デコーダ４
の出力端T0のみが“Ｈ”であるので、デバイダ
２０のカウントクロツク入力端には第５図ｎの如
くIC内部信号２２が入り、出力端子２６には第
５図ｑの如くIC内部信号２４が出力される。次
にテスト入力２７が第５図ロ〜ハの区間の如く第
５図ｒのＶREF(H)レベルを越えて一度“Ｈ”レベ
ルになりそして“Ｍ”レベルに復帰すると、３値
レベル判別回路５の出力端Ｌは第５図ｕの如く
“Ｌ”となり、テストカウンタ９のリセツトは解
除され、一方同じ３値レベル判別回路５の出力端
Ｈは第５図ｖの如く１パルス出力する。この出力
６は、テストカウンタ９のカウントクロツク入力
端に接続されているのでテストカウンタ９は１に
カウントアツプし、第５図ハ〜ニの区間で、Q1
は第５図ｘの如く“Ｈ”、デコーダ４の出力端T1
が第５図ｅの如く“Ｈ”となり、デバイダ２０の
カウントクロツク入力端に第５図ｎの如くIC内
部信号２３が入力される。次に、テスト入力２７
が第５図ニ〜ホ区間の如く“Ｍ”レベルから
“Ｈ”レベルになり再度“Ｍ”レベルになると、
３値レベル判別回路５のＨ出力端に第５図ｖの如
くパルスが出るので、テストカウンタ９は１カウ
ントアツプし２となる。したがつてQ1とQ2は第
５図ｘと第５図ｙの如くQ1は“Ｌ”となりQ2は
“Ｈ”となる。この時は第５図ｆの如くデコーダ
４の出力端T2が“Ｈ”となり、Ｄ−フリツプ・
フロツプ２１をリセツトする。以下同様にテスト
入力２７に“Ｍ”→“Ｈ”→“Ｍ”の信号を入れ
るとテストカウンタ９はカウントアツプして行
き、デコーダ４の出力端T7が第５図ト〜チの区
間の如く“Ｈ”となると、第５図ｑの如く出力端
子２６にIC内部信号２５が出力される。このテ
スト回路は、テストカウンタ９がリセツト状態の
時が通常のIC使用状態であり、テストカウンタ
９が第５図ロ〜チの区間の如くカウント値が１〜
７の状態にあるときがICのテスト状態である。 このように、本考案の実施例では１ピンのテス
ト入力で７つのテストステツプ命令を発生するこ
とが可能である。なお、第４図実施例では、テス
トカウンタ９とデコーダ４はバイナリーの３ビツ
チでカウントあるいはデコード範囲が０〜７であ
るが、本実施例によるとテストカウンタ９とデコ
ーダ４のビツト数を増減することにより任意のテ
ストステツプを実現出来る。 以上詳細に説明したように、本考案によれば１
ピンの専用テスト入力と簡単なデジタル回路で
ICのテスト回路が構成できるので、回路が複雑
でテストに長時間を要するICのテスト時間短縮
のためのIC内蔵テスト回路として大きな効果が
ある。
ベルのときT0出力が“Ｈ”となり、入力Ａが
“Ｈ”、入力Ｂ，Ｃが“Ｌ”のときT1出力が
“Ｈ”となり、入力Ａ，Ｃが“Ｌ”、入力Ｂが
“Ｈ”のときT2出力が“Ｈ”となり、（出力T3〜
T6は省略）入力Ａ，Ｂ，Ｃが全て“Ｈ”のとき
T7出力が“Ｈ”となつている。 第３図に第１図のタイムチヤート図を示してい
る。図において、ａはテスト入力１、ｂはテスト
入力２、ｃはテスト入力３の各波形、ｄはデコー
ダ４の出力端T0（テストステツプ命令１０）、ｅ
は同じく出力端T1（テストステツプ命令１１）、
ｆは同じく出力端T2（テストステツプ命令１
２）、ｇは同じく出力T7（テストステツプ命令１
３）の各波形であり、ｈはIC２８の内部信号２
２、ｉは同じく内部信号２３、ｊは同じく内部信
号２４、ｋは同じく内部信号２５、ｌはANDゲ
ート１４の出力、ｍはANDゲート１５の出力、
ｎはORゲート１８の出力、ｏはANDゲート１６
の出力、ｐはANDゲート１７の出力、ｑはORゲ
ート１９の出力と出力端子２６の各波形を示して
いる。 第１図にもどる。ICの通常の使用状態では第
３図イ〜ロ区間の如くデコーダ４の入力Ａ，Ｂ，
Ｃが全て“Ｌ”の場合、テストステツプ命令１０
は第３図ｄの如く“Ｈ”となつているのでAND
ゲート１４には信号２２が第３図ｌの如く出力
し、ANDゲート１５はオフとなつているのでOR
ゲート１８の出力に第３図ｎの如くANDゲート
１４の出力が出力する。したがつて信号２２がデ
バイダ２０のクロツク入力端に入力している。一
方ANDゲート１６には信号２４が第３図ｏの如
く出力し、ANDゲート１７はオフとなつている
ので、ORゲート１９の出力にはANDゲート１６
出力が出力する。したがつて信号２４が第３図ｑ
の如く出力２６に出力する。この状態は第２図の
ICの回路動作と同じである。 以後テスト状態の説明に入る。デコーダ４の入
力をＡ＝“Ｈ”，Ｂ＝Ｃ＝“Ｌ”とすると第３図ロ
〜ハ区間、テストステツプ命令１１が第３図との
如く“Ｈ”となるので、ANDゲート１５がオン
となり信号２３が第３図ｍの如くORゲート１８
に出力し、デバイダ２０を早送りテストする。他
のANDゲート１４，１６，１７は全てオフ状態
である。次いでデコーダ４の入力をＡ＝Ｃ＝
“Ｌ”，Ｂ＝“Ｈ”とすると、第３図ハ−ニ区間、
テストステツプ命令１２が第３図ｆの如く“Ｈ”
となつているので、Ｄ−フリツプフロツプ２１を
リセツトする。次にデコーダ４の入力を全て
“Ｈ”とするとテストステツプ命令１３が“Ｈ”
となり、ANDゲート１７がオンとなるので信号
２５がORゲート１９に出力し、信号２５が出力
２６に出力する。この時他のANDゲート１４〜
１６は全てオフになつている。 第１図の回路例は以上の如く動作する。第１図
の回路例ではテストステツプ命令発生用回路は、
３個のテスト入力１〜３とデコーダ４とで構成さ
れており、回路としては簡単であるが、この方法
では多くのテストステツプを得るために多くのテ
スト入力を必要とするという欠点がある。近年の
ICの集積度の向上はめざましいものであり、回
路が多少増加してもあまり問題とならないが、ピ
ン数が増加すると、小形化と低コストに反するこ
とになり、またICのユーザーにとつてはテスト
用端子は本来不要なものであるので、ピン数の増
加は極力押さえなくてはならない。 本考案は、このような従来のピン数の増加を防
止するためになされたもので、以下本考案の一実
施例を図面により詳細に説明する。 第４図は本考案テスト回路の一実施例を示す回
路図であつて、２７はテスト入力、４はデコー
ダ、５は３値レベル判別回路、６は３値レベル判
別回路５のＨ出力、７は３値レベル判別回路５の
Ｍ出力で本実施例では未使用、８は同じく３値レ
ベル判別回路５のＬ出力、９はテストカウンタ、
１ａはテストカウンタ９のQ1出力、２ｂはテス
トカウンタ９のQ2出力、３ｃはテストカウンタ
９のQ3出力、１０〜２６までは第１図従来回路
例と同一であり、１０〜１３はテストステツプ命
令でデコーダ４の出力端T0，T1，T2，T7に各々
接続しており、１４〜１７はANDゲート、１８
〜１９はORゲート、２０はデバイダ、２１はＤ
−フリツプフロツプ、２２〜２５はIC内部信
号、２６はICの１つの出力端子である。そして
テスト入力２７は３値レベル判別回路５の入力端
に、６は３値レベル判別回路５の出力端Ｈからテ
ストカウンタ９のカウントクロツク入力端に、８
は同じく３値レベル判別回路５の出力端Ｌからテ
ストカウンタ９のリセツト入力端Ｒに接続してお
り、テストカウンタ９の出力端Q1〜Q3はデコー
ダ４の入力端Ａ〜Ｃにそれぞれ接続し、更にデコ
ーダ４出力１０はT0端からANDゲート１４およ
びANDゲート１６の入力の一端に、デコーダ４
出力１１はT1端からANDゲート１５の入力の一
端に、デコーダ４出力１２はT2端よりＤ−フリ
ツプフロツプ２１のリセツト入力Ｒ端に、同じく
デコーダ４出力の１３はT7端よりANDゲート１
７の入力の一端に接続している。信号２２は
ANDゲート１４の入力の他端に、信号２３は
ANDゲート１５の入力の他端に接続し、信号２
４はANDゲート１６の入力の他端に、信号２５
はANDゲート１７の入力の他端に、ANDゲート
１４と１５の出力はORゲート１８の入力にそれ
ぞれ接続し、ORゲート１８の出力はデバイダ２
０のカウントクロツク入力端に、ANDゲート１
６と１７の出力はORゲート１９の入力にそれぞ
れ接続し、ORゲート１９の出力はICの出力端子
２６に接続している。デコーダ４の出力T3〜T6
もテストステツプ命令として使用出来るが、説明
が複雑になるので第４図の実施例では省略してあ
る。 以上の構成となつているが、第４図の本考案の
実施例と第１図の従来の回路例との違いは、第１
図と第４図とから判明する如く第４図は第１図に
３値レベル判別回路５と、テストカウンタ９を新
たに追加し、テスト入力を３ピンから１ピンに減
少させ、テストカウンタ９の出力Q1〜Q3をデコ
ーダ４の入力端Ａ〜Ｃに接続していることであ
る。 第５図は第４図の本考案実施例におけるタイム
チヤート図である。図においてｔはテスト入力２
７の３値入力信号波形で、ｒは３値レベル判別回
路５の基準電圧ＶREF(H)、ｓは３値レベル判別回
路５の基準電圧ＶREF(L)波形、ｕは３値レベル判
別回路５の出力端Ｌ、ｖは３値レベル判別回路５
の出力端Ｈの波形、ｘ〜ｚはテストカウンタの出
力端Q1〜Q3の波形で、ｘはQ1、ｙはQ2、ｚはQ3
の波形である。ｄ〜ｑは第３図の従来回路例のタ
イムチヤート図と同じであり、ｄ〜ｇはデコーダ
４の出力端T0〜T7の波形でｄはT0、ｅはT1、ｆ
はT2、ｇはT7の波形である。またｈ〜ｋは２２
〜２５のICの内部信号波形で、ｈは２２、ｉは
２３、ｊは２４、ｋは２５の波形である。ｌは
ANDゲート１４の出力波形、ｍはANDゲート１
５の出力波形、ｎはORゲート１８の出力波形、
ｏはANDゲート１６の出力波形、ｐはANDゲー
ト１７の出力波形、ｑはORゲート１９の出力波
形である。 次に第４図の動作説明を第５図のタイムチヤー
トを用いて行う。テスト入力２７は３値入力信号
である。このテスト入力２７が第５図イ〜ロ区間
の如く“Ｌ”のとき第５図ｕの如く３値レベル判
別回路５のＬ出力端が“Ｈ”となり、テストカウ
ンタ９はリセツトされつぱなしとなつている。し
たがつてテストカウンタ９の出力端Q1〜Q3は第
５図ｘ〜ｚの如く全て“Ｌ”となり、デコーダ４
の出力端T0のみが“Ｈ”であるので、デバイダ
２０のカウントクロツク入力端には第５図ｎの如
くIC内部信号２２が入り、出力端子２６には第
５図ｑの如くIC内部信号２４が出力される。次
にテスト入力２７が第５図ロ〜ハの区間の如く第
５図ｒのＶREF(H)レベルを越えて一度“Ｈ”レベ
ルになりそして“Ｍ”レベルに復帰すると、３値
レベル判別回路５の出力端Ｌは第５図ｕの如く
“Ｌ”となり、テストカウンタ９のリセツトは解
除され、一方同じ３値レベル判別回路５の出力端
Ｈは第５図ｖの如く１パルス出力する。この出力
６は、テストカウンタ９のカウントクロツク入力
端に接続されているのでテストカウンタ９は１に
カウントアツプし、第５図ハ〜ニの区間で、Q1
は第５図ｘの如く“Ｈ”、デコーダ４の出力端T1
が第５図ｅの如く“Ｈ”となり、デバイダ２０の
カウントクロツク入力端に第５図ｎの如くIC内
部信号２３が入力される。次に、テスト入力２７
が第５図ニ〜ホ区間の如く“Ｍ”レベルから
“Ｈ”レベルになり再度“Ｍ”レベルになると、
３値レベル判別回路５のＨ出力端に第５図ｖの如
くパルスが出るので、テストカウンタ９は１カウ
ントアツプし２となる。したがつてQ1とQ2は第
５図ｘと第５図ｙの如くQ1は“Ｌ”となりQ2は
“Ｈ”となる。この時は第５図ｆの如くデコーダ
４の出力端T2が“Ｈ”となり、Ｄ−フリツプ・
フロツプ２１をリセツトする。以下同様にテスト
入力２７に“Ｍ”→“Ｈ”→“Ｍ”の信号を入れ
るとテストカウンタ９はカウントアツプして行
き、デコーダ４の出力端T7が第５図ト〜チの区
間の如く“Ｈ”となると、第５図ｑの如く出力端
子２６にIC内部信号２５が出力される。このテ
スト回路は、テストカウンタ９がリセツト状態の
時が通常のIC使用状態であり、テストカウンタ
９が第５図ロ〜チの区間の如くカウント値が１〜
７の状態にあるときがICのテスト状態である。 このように、本考案の実施例では１ピンのテス
ト入力で７つのテストステツプ命令を発生するこ
とが可能である。なお、第４図実施例では、テス
トカウンタ９とデコーダ４はバイナリーの３ビツ
チでカウントあるいはデコード範囲が０〜７であ
るが、本実施例によるとテストカウンタ９とデコ
ーダ４のビツト数を増減することにより任意のテ
ストステツプを実現出来る。 以上詳細に説明したように、本考案によれば１
ピンの専用テスト入力と簡単なデジタル回路で
ICのテスト回路が構成できるので、回路が複雑
でテストに長時間を要するICのテスト時間短縮
のためのIC内蔵テスト回路として大きな効果が
ある。
第１図は従来のテスト回路図、第２図は第１図
従来テスト回路例からテスト用回路を除いた本来
のICの回路図、第３図は第１図の動作説明用タ
イムチヤート図、第４図は、本考案ICのテスト
回路の一実施例を示す回路図、第５図は第４図の
動作説明用タイムチヤート図である。 １……テスト入力１、２……テスト入力２、３
……テスト入力３、４……デコーダ、５……３値
レベル判別回路、６……３値レベル判別回路のＨ
端出力、７……３値レベル判別回路のＭ端出力、
８……３値レベル判別回路Ｌ端出力、９……テス
トカウンタ、１０〜１３……デコーダ４の出力で
テストステツプ命令、１４〜１７……２入力
ANDゲート、１８〜１９……２入力ORゲート、
２０……デバイダ、２１……Ｄ−フリツプ・フロ
ツプ、２６……出力端子、２７……テスト入力、
２８はICの他の回路。
従来テスト回路例からテスト用回路を除いた本来
のICの回路図、第３図は第１図の動作説明用タ
イムチヤート図、第４図は、本考案ICのテスト
回路の一実施例を示す回路図、第５図は第４図の
動作説明用タイムチヤート図である。 １……テスト入力１、２……テスト入力２、３
……テスト入力３、４……デコーダ、５……３値
レベル判別回路、６……３値レベル判別回路のＨ
端出力、７……３値レベル判別回路のＭ端出力、
８……３値レベル判別回路Ｌ端出力、９……テス
トカウンタ、１０〜１３……デコーダ４の出力で
テストステツプ命令、１４〜１７……２入力
ANDゲート、１８〜１９……２入力ORゲート、
２０……デバイダ、２１……Ｄ−フリツプ・フロ
ツプ、２６……出力端子、２７……テスト入力、
２８はICの他の回路。
Claims (1)
- １つのテスト専用ピンを入力とする３値レベル
判別回路と、この３値レベル判別回路の２つの出
力をテストカウンタのカウンタクロツク入力とリ
セツト入力に、前記テストカウンタの複数の出力
をデコーダ回路の入力にそれぞれ接続し、前記デ
コーダ回路の複数のデコード出力をテストステツ
プ命令としたことを特徴とするICのテスト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13370681U JPS5839575U (ja) | 1981-09-10 | 1981-09-10 | Ｉｃのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13370681U JPS5839575U (ja) | 1981-09-10 | 1981-09-10 | Ｉｃのテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839575U JPS5839575U (ja) | 1983-03-15 |
| JPS6216690Y2 true JPS6216690Y2 (ja) | 1987-04-27 |
Family
ID=29927154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13370681U Granted JPS5839575U (ja) | 1981-09-10 | 1981-09-10 | Ｉｃのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839575U (ja) |
-
1981
- 1981-09-10 JP JP13370681U patent/JPS5839575U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5839575U (ja) | 1983-03-15 |
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