JP2000174626A - フラッシュアナログ・デジタル変換器 - Google Patents
フラッシュアナログ・デジタル変換器Info
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- JP2000174626A JP2000174626A JP11330072A JP33007299A JP2000174626A JP 2000174626 A JP2000174626 A JP 2000174626A JP 11330072 A JP11330072 A JP 11330072A JP 33007299 A JP33007299 A JP 33007299A JP 2000174626 A JP2000174626 A JP 2000174626A
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- JP
- Japan
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- compi
- output
- comparators
- bank
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0809—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of bubble errors, i.e. irregularities in thermometer codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 温度測定デジタルコードを出力することの可
能なフラッシュアナログ・デジタル変換器を提供する。 【解決手段】 本発明のフラッシュアナログ・デジタル
変換器は、温度測定コードを発生する差動出力を具備す
る比較器（ＣＯＭＰｉ）からなるバンク及び３入力
（Ａ，Ｂ，Ｃ）論理ＮＯＲゲート（ＮＯＲｊ）を有して
おり、且つ各々がそれぞれの比較器（ＣＯＭＰｉ）の非
反転出力（ｏｕｔ＿ｐ）と該バンクのより高次の比較器
（ＣＯＭＰｉ＋１）の反転出力（ｏｕｔ＿ｎ）との間に
接続されている複数個の分圧器（Ｒａ−Ｒｂ）によって
構成されている受動的インターフェースを有している。
該バンクの対応する論理ＮＯＲゲート（ＮＯＲｊ）は、
それぞれの比較器（ＣＯＭＰｉ−１）の反転出力（ｏｕ
ｔ＿ｎ）へ結合されている第一入力（Ａ）と、より高次
の比較器（ＣＯＭＰｉ）の非反転出力（ｏｕｔ＿ｐ）へ
結合されている第二入力（Ｂ）と、分圧器（Ｒａ−Ｒ
ｂ）の中間タップへ結合されている第三入力（Ｃ）とを
有している。
能なフラッシュアナログ・デジタル変換器を提供する。 【解決手段】 本発明のフラッシュアナログ・デジタル
変換器は、温度測定コードを発生する差動出力を具備す
る比較器（ＣＯＭＰｉ）からなるバンク及び３入力
（Ａ，Ｂ，Ｃ）論理ＮＯＲゲート（ＮＯＲｊ）を有して
おり、且つ各々がそれぞれの比較器（ＣＯＭＰｉ）の非
反転出力（ｏｕｔ＿ｐ）と該バンクのより高次の比較器
（ＣＯＭＰｉ＋１）の反転出力（ｏｕｔ＿ｎ）との間に
接続されている複数個の分圧器（Ｒａ−Ｒｂ）によって
構成されている受動的インターフェースを有している。
該バンクの対応する論理ＮＯＲゲート（ＮＯＲｊ）は、
それぞれの比較器（ＣＯＭＰｉ−１）の反転出力（ｏｕ
ｔ＿ｎ）へ結合されている第一入力（Ａ）と、より高次
の比較器（ＣＯＭＰｉ）の非反転出力（ｏｕｔ＿ｐ）へ
結合されている第二入力（Ｂ）と、分圧器（Ｒａ−Ｒ
ｂ）の中間タップへ結合されている第三入力（Ｃ）とを
有している。
Description
【０００１】
【発明の属する技術分野】本発明は信号処理システムに
関するものであって、更に詳細には、温度測定デジタル
コードを出力することが可能なアナログ・デジタル変換
器に関するものである。
関するものであって、更に詳細には、温度測定デジタル
コードを出力することが可能なアナログ・デジタル変換
器に関するものである。
【０００２】
【従来の技術】従来のアナログ処理の代わりに益々拡大
するデジタル信号処理の適用はアナログ信号をデジタル
信号へ変換させることを暗示している。
するデジタル信号処理の適用はアナログ信号をデジタル
信号へ変換させることを暗示している。
【０００３】高周波数信号の処理は適切な高速特性を有
するアナログ・デジタル変換器を必要とする。
するアナログ・デジタル変換器を必要とする。
【０００４】最近の処理システムの統計的な変換不正確
性の発生に関する速度及び信頼性条件は、しばしば、そ
の安定性特性の限界において機能することが必要とされ
る変換器の臨界的な機能的動作を解消するための重要な
技術的及び回路上の問題を提起し、その場合に準安定現
象が変換エラーの数に著しく影響を与える場合がある。
性の発生に関する速度及び信頼性条件は、しばしば、そ
の安定性特性の限界において機能することが必要とされ
る変換器の臨界的な機能的動作を解消するための重要な
技術的及び回路上の問題を提起し、その場合に準安定現
象が変換エラーの数に著しく影響を与える場合がある。
【０００５】アナログ・デジタル変換器において使用さ
れているコンパレータにおける準安定現象は、出力デジ
タルコード（ワード）上にグリッチを発生する場合があ
る。グリッチはアナログ・デジタル変換器の下流側で処
理する正しいデータに影響を与える場合がある。
れているコンパレータにおける準安定現象は、出力デジ
タルコード（ワード）上にグリッチを発生する場合があ
る。グリッチはアナログ・デジタル変換器の下流側で処
理する正しいデータに影響を与える場合がある。
【０００６】エラーの数はクロック周波数及び比較器の
再生時定数に指数的に相関しているので、準安定エラー
は、クロック周波数を増加させ及び／又は供給電圧を減
少させると数桁数が増加する場合がある。
再生時定数に指数的に相関しているので、準安定エラー
は、クロック周波数を増加させ及び／又は供給電圧を減
少させると数桁数が増加する場合がある。
【０００７】ある適用例においては、１０-10エラー数
／サイクルより少ない数に固定することの可能なある限
界以下にエラーを止どめることを確保するために、アナ
ログ・デジタル変換器の比較器の準安定現象に起因する
エラーの数を減少させるために多くの技術が提案され且
つ開発されている。
／サイクルより少ない数に固定することの可能なある限
界以下にエラーを止どめることを確保するために、アナ
ログ・デジタル変換器の比較器の準安定現象に起因する
エラーの数を減少させるために多くの技術が提案され且
つ開発されている。
【０００８】変換器において使用される比較器の性能の
向上は、電力消費及び／又はシリコン条件の最小化及び
技術的な集積化限界において動作する場合に有効性が失
われるアプローチである。
向上は、電力消費及び／又はシリコン条件の最小化及び
技術的な集積化限界において動作する場合に有効性が失
われるアプローチである。
【０００９】これらの限界条件においては、提案されて
いる技術は、比較器の分解能時間を増加させるために比
較器の出力のカスケード（パイプライン）内にラッチア
レイを導入することから構成されている。
いる技術は、比較器の分解能時間を増加させるために比
較器の出力のカスケード（パイプライン）内にラッチア
レイを導入することから構成されている。
【００１０】パイプライン技術は、エラーの数を決定的
に減少させることが可能なものであるが、回路の複雑性
を顕著に増加させるものであり、即ち、必要とされるシ
リコン面積及び電流吸収が顕著に増加する。更に、この
アプローチは比較器からなるアレイの下流側のパイプラ
イン回路の複雑性の増加とエラーの数を減少させる能力
による性能との間の厳格なる相関を暗示する。
に減少させることが可能なものであるが、回路の複雑性
を顕著に増加させるものであり、即ち、必要とされるシ
リコン面積及び電流吸収が顕著に増加する。更に、この
アプローチは比較器からなるアレイの下流側のパイプラ
イン回路の複雑性の増加とエラーの数を減少させる能力
による性能との間の厳格なる相関を暗示する。
【００１１】Ｃ． Ｌ． Ｐｏｒｔｍａｎｎ及びＴ．
Ｈ． Ｍｅｎｇ「ＣＭＯＳフラッシュＡ／Ｄ変換器にお
ける電力効率的な準安定エラーの現象（Ｐｏｗｅｒ−ｅ
ｆｆｉｃｉｅｎｔ ｍｅｔａｓｔａｂｉｌｉｔｙ ｅｒ
ｒｏｒ ｒｅｄｕｃｔｉｏｎｉｎ ＣＭＯＳ ｆｌａｓ
ｈ Ａ／Ｄ ｃｏｎｖｅｒｔｅｒ）」、ＩＥＥＥ・ジャ
ーナル・オブ・ソリッドステート・サーキッツ、Ｖｏ
ｌ．３１、Ｎｏ．８、１９９６年８月の文献はこのタイ
プの異なる公知の技術の観望を提供している。最近の高
速フラッシュアナログ・デジタル変換器（フラッシュＡ
ＤＣ）においては、温度測定コードを発生する比較器か
らなるアレイとＰＬＡのＮＯＲプレーンへの全ての
「０」の中の「１」のみを出力するＮＯＲゲートからな
るアレイとが図１に概略的に示すように使用されること
を考慮すると、上述した文献は２入力ＮＯＲセルではな
く３入力ＮＯＲセルを使用することを目的としており、
従って第三入力を共通モード基準入力として使用するこ
とが可能であり、その様に選択することによって、基準
値は比較器の出力共通モード値よりも一層高い。
Ｈ． Ｍｅｎｇ「ＣＭＯＳフラッシュＡ／Ｄ変換器にお
ける電力効率的な準安定エラーの現象（Ｐｏｗｅｒ−ｅ
ｆｆｉｃｉｅｎｔ ｍｅｔａｓｔａｂｉｌｉｔｙ ｅｒ
ｒｏｒ ｒｅｄｕｃｔｉｏｎｉｎ ＣＭＯＳ ｆｌａｓ
ｈ Ａ／Ｄ ｃｏｎｖｅｒｔｅｒ）」、ＩＥＥＥ・ジャ
ーナル・オブ・ソリッドステート・サーキッツ、Ｖｏ
ｌ．３１、Ｎｏ．８、１９９６年８月の文献はこのタイ
プの異なる公知の技術の観望を提供している。最近の高
速フラッシュアナログ・デジタル変換器（フラッシュＡ
ＤＣ）においては、温度測定コードを発生する比較器か
らなるアレイとＰＬＡのＮＯＲプレーンへの全ての
「０」の中の「１」のみを出力するＮＯＲゲートからな
るアレイとが図１に概略的に示すように使用されること
を考慮すると、上述した文献は２入力ＮＯＲセルではな
く３入力ＮＯＲセルを使用することを目的としており、
従って第三入力を共通モード基準入力として使用するこ
とが可能であり、その様に選択することによって、基準
値は比較器の出力共通モード値よりも一層高い。
【００１２】しかしながら、高速バイポーラ装置を使用
するフラッシュＡＤＣにおいては、該比較器の出力動作
は数熱的電位程度のものである場合があり、それにより
上述した文献において示唆されている技術に従って共通
モード回路を実現することによって得ることの可能なノ
イズ余裕は実際的に減少される。
するフラッシュＡＤＣにおいては、該比較器の出力動作
は数熱的電位程度のものである場合があり、それにより
上述した文献において示唆されている技術に従って共通
モード回路を実現することによって得ることの可能なノ
イズ余裕は実際的に減少される。
【００１３】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、温度測定デジタルコードを出力することの
可能な改良したアナログ・デジタル変換器を提供するこ
とを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、温度測定デジタルコードを出力することの
可能な改良したアナログ・デジタル変換器を提供するこ
とを目的とする。
【００１４】
【課題を解決するための手段】共通モード回路のノイズ
及び不正確性に対する免疫性を改善するために、比較器
からなるアレイの出力において受動的インターフェース
を使用することに基づいて驚くべき効果的な解決手段が
見つかっており、実際上は、公知の回路の差動論理と比
較して疑似的差動として定義することの可能な論理を実
現するものである。
及び不正確性に対する免疫性を改善するために、比較器
からなるアレイの出力において受動的インターフェース
を使用することに基づいて驚くべき効果的な解決手段が
見つかっており、実際上は、公知の回路の差動論理と比
較して疑似的差動として定義することの可能な論理を実
現するものである。
【００１５】基本的に、本発明のフラッシュＡＤＣは差
動出力を具備しており且つ温度測定コードを発生する比
較器（ＣＯＮＰｉ）からなるアレイ又はバンク及び３入
力（Ａ，Ｂ，Ｃ）論理ＮＯＲゲート（ＮＯＲｊ）からな
るバンク、及び分圧器（Ｒａ−Ｒｂ）によって構成され
る受動的インターフェースを有している。各分圧器はそ
れぞれの比較器（ＣＯＭＰｉ−１）の非反転出力（ｏｕ
ｔ＿ｐ）とより高次の比較器（ＣＯＭＰｉ）の反転出力
（ｏｕｔ＿ｎ）との間に接続されている。それぞれのＮ
ＯＲゲート（ＮＯＲｊ）は、それぞれの比較器（ＣＯＭ
Ｐｉ−１）の反転出力（ｏｕｔ＿ｎ）へ結合されている
第一入力（Ａ）と、より高次の比較器（ＣＯＭＰｉ）の
非反転出力（ｏｕｔ＿ｐ）へ結合されている第二入力
（Ｂ）と、それぞれの比較器（ＣＯＭＰｉ−１）の非反
転出力（ｏｕｔ＿ｐ）及びより高次の比較器（ＣＯＭＰ
ｉ）の反転出力（ｏｕｔ＿ｎ）の間に接続されている分
圧器の中間タップへ結合されている第三入力（Ｃ）とを
有している。
動出力を具備しており且つ温度測定コードを発生する比
較器（ＣＯＮＰｉ）からなるアレイ又はバンク及び３入
力（Ａ，Ｂ，Ｃ）論理ＮＯＲゲート（ＮＯＲｊ）からな
るバンク、及び分圧器（Ｒａ−Ｒｂ）によって構成され
る受動的インターフェースを有している。各分圧器はそ
れぞれの比較器（ＣＯＭＰｉ−１）の非反転出力（ｏｕ
ｔ＿ｐ）とより高次の比較器（ＣＯＭＰｉ）の反転出力
（ｏｕｔ＿ｎ）との間に接続されている。それぞれのＮ
ＯＲゲート（ＮＯＲｊ）は、それぞれの比較器（ＣＯＭ
Ｐｉ−１）の反転出力（ｏｕｔ＿ｎ）へ結合されている
第一入力（Ａ）と、より高次の比較器（ＣＯＭＰｉ）の
非反転出力（ｏｕｔ＿ｐ）へ結合されている第二入力
（Ｂ）と、それぞれの比較器（ＣＯＭＰｉ−１）の非反
転出力（ｏｕｔ＿ｐ）及びより高次の比較器（ＣＯＭＰ
ｉ）の反転出力（ｏｕｔ＿ｎ）の間に接続されている分
圧器の中間タップへ結合されている第三入力（Ｃ）とを
有している。
【００１６】複数個の分圧器（Ｒａ−Ｒｂ）によって構
成されている受動的インターフェースは、電力消費も面
積条件も著しく増加させることなしに、共通モード擾乱
及びノイズに対する免疫性を著しく増加させる。
成されている受動的インターフェースは、電力消費も面
積条件も著しく増加させることなしに、共通モード擾乱
及びノイズに対する免疫性を著しく増加させる。
【００１７】
【発明の実施の形態】図１はフラッシュＡＤＣのアーキ
テクチャを示しており、複数個の比較器ＣＯＭＰｉから
なるバンクが温度測定コードを供給し且つ複数個のラッ
チＮＯＲｊからなるバンクがサンプルしたアナログ値Ｖ
ｉｎに対応するＮビットワード即ちデジタルデータを出
力するデコーディングＰＬＡのＮＯＲプレーンへ「１」
及び全て「０」のみを出力する。
テクチャを示しており、複数個の比較器ＣＯＭＰｉから
なるバンクが温度測定コードを供給し且つ複数個のラッ
チＮＯＲｊからなるバンクがサンプルしたアナログ値Ｖ
ｉｎに対応するＮビットワード即ちデジタルデータを出
力するデコーディングＰＬＡのＮＯＲプレーンへ「１」
及び全て「０」のみを出力する。
【００１８】図２は本発明に基づいて修正した図１のフ
ラッシュＡＤＣ回路の詳細を示している。
ラッシュＡＤＣ回路の詳細を示している。
【００１９】ある比較器の非反転出力ｏｕｔ＿ｐとその
バンクのより高い次数の比較器の反転出力ｏｕｔ＿ｎと
の間に抵抗分圧器Ｒａ−Ｒｂが接続されており、その中
間ノードは第一比較器出力のパイプライン用ＮＯＲゲー
トラッチの入力Ｃへ接続している。
バンクのより高い次数の比較器の反転出力ｏｕｔ＿ｎと
の間に抵抗分圧器Ｒａ−Ｒｂが接続されており、その中
間ノードは第一比較器出力のパイプライン用ＮＯＲゲー
トラッチの入力Ｃへ接続している。
【００２０】変換器の複数個の比較器からなるバンクの
二つの連続した比較器があるフェーズ期間中に同一の論
理信号を出力するものと仮定すると、それら二つの連続
する比較器の出力へ結合されるＮＯＲゲートの共通モー
ド入力は、理想的には該二つの比較器の出力共通モード
に等しいものと考えることが可能であり、この場合に
は、該二つの比較器はメタステーブル即ち準安定なもの
ではない。
二つの連続した比較器があるフェーズ期間中に同一の論
理信号を出力するものと仮定すると、それら二つの連続
する比較器の出力へ結合されるＮＯＲゲートの共通モー
ド入力は、理想的には該二つの比較器の出力共通モード
に等しいものと考えることが可能であり、この場合に
は、該二つの比較器はメタステーブル即ち準安定なもの
ではない。
【００２１】それと対比して、二つの連続する比較器、
例えば該バンクの比較器ＣＯＭＰ２及びＣＯＭＰ３が両
方共入力としてそれらの区別用のスレッシュホールドの
間のレベルの信号を有するものと考えられる場合には、
比較器ＣＯＭＰ３が準安定状態にある比較器である場合
には、ＮＯＲ３の入力ノードは以下のレベルにある。 ・低論理レベルにあるノードＡ； ・二つの比較器ＣＯＭＰ２及びＣＯＭＰ３の出力共通モ
ードよりも低い不定論理レベルにあるノードＢ； ・該二つの比較器のポジティブダイナミック即ち正の動
作の半分よりも大きな量だけ該比較器の出力共通モード
よりも高いレベルにあるノードＣ。
例えば該バンクの比較器ＣＯＭＰ２及びＣＯＭＰ３が両
方共入力としてそれらの区別用のスレッシュホールドの
間のレベルの信号を有するものと考えられる場合には、
比較器ＣＯＭＰ３が準安定状態にある比較器である場合
には、ＮＯＲ３の入力ノードは以下のレベルにある。 ・低論理レベルにあるノードＡ； ・二つの比較器ＣＯＭＰ２及びＣＯＭＰ３の出力共通モ
ードよりも低い不定論理レベルにあるノードＢ； ・該二つの比較器のポジティブダイナミック即ち正の動
作の半分よりも大きな量だけ該比較器の出力共通モード
よりも高いレベルにあるノードＣ。
【００２２】従って、ＮＯＲ３の出力の論理レベルは高
であり、それがあるべき姿である。アナログの態様にお
いては、ＮＯＲ２の入力ノードは以下のレベルにある。
であり、それがあるべき姿である。アナログの態様にお
いては、ＮＯＲ２の入力ノードは以下のレベルにある。
【００２３】・二つの比較器ＣＯＭＰ２及びＣＯＭＰ３
の出力共通モードよりも高い不定論理値にあるノード
Ａ； ・低論理値にあるノードＢ； ・不定レベルにあるノードＣ、しかしながら、ＮＯＲ２
はＮＯＲ３に隣接しているので、上述した文献に記載さ
れているように問題は容易に解決することが可能であ
る。
の出力共通モードよりも高い不定論理値にあるノード
Ａ； ・低論理値にあるノードＢ； ・不定レベルにあるノードＣ、しかしながら、ＮＯＲ２
はＮＯＲ３に隣接しているので、上述した文献に記載さ
れているように問題は容易に解決することが可能であ
る。
【００２４】従って、比較器出力とＮＯＲゲートの入力
との間に導入した分圧器によって構成されている受動的
なインターフェースがどの様にして、電力消費及び／又
は集積化面積を実質的に増加させることなしに、共通モ
ード擾乱に対して及びノイズに対しての免疫性を増加さ
せるかが明らかである。
との間に導入した分圧器によって構成されている受動的
なインターフェースがどの様にして、電力消費及び／又
は集積化面積を実質的に増加させることなしに、共通モ
ード擾乱に対して及びノイズに対しての免疫性を増加さ
せるかが明らかである。
【００２５】図３は本発明のフラッシュアナログ・デジ
タル変換器において使用可能な各３入力論理ＮＯＲゲー
トに対して適切な回路を示している。
タル変換器において使用可能な各３入力論理ＮＯＲゲー
トに対して適切な回路を示している。
【００２６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 フラッシュＡＤＣの典型的な機能的構成を示
した概略図。
した概略図。
【図２】 本発明に基づいて比較器出力とＮＯＲラッチ
入力との間における受動的インターフェースを示した概
略図。
入力との間における受動的インターフェースを示した概
略図。
【図３】 本発明のフラッシュＡＤＣにおいて使用可能
な３入力ＮＯＲ回路の一例を示した概略図。
な３入力ＮＯＲ回路の一例を示した概略図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 メルキオーレ ブルッコレーリ イタリア国， 20017 ロー， ビア マ ッテオッティ 77 (72)発明者 ジアコミノ ボッラーティ イタリア国， 29015 カステル サン ジオバッニ， ビア ガルバーニ ４ (72)発明者 マルコ デミケリ イタリア国， 22070 ビナーゴ， ビア ダンテ 18
Claims (3)
- 【請求項１】 温度測定コードを発生する差動出力端を
具備する複数個の比較器（ＣＯＭＰｉ）からなるバンク
及び３入力（Ａ，Ｂ，Ｃ）論理ＮＯＲゲート（ＮＯＲ
ｊ）からなるバンクを有するフラッシュアナログ・デジ
タル変換器において、 各々がそれぞれの比較器（ＣＯＭＰｉ）の非反転出力
（ｏｕｔ＿ｐ）と前記バンクのより高次の比較器（ＣＯ
ＭＰｉ＋１）の反転出力（ｏｕｔ＿ｎ）との間に接続さ
れている複数個の分圧器（Ｒａ−Ｒｂ）によって構成さ
れている受動的インターフェース、 前記それぞれの比較器（ＣＯＭＰｉ−１）の反転出力
（ｏｕｔ＿ｎ）へ結合されている第一入力（Ａ）と、前
記より高次の比較器（ＣＯＭＰｉ）の非反転出力（ｏｕ
ｔ＿ｐ）へ結合されている第二入力（Ｂ）と、前記分圧
器（Ｒａ−Ｒｂ）の中間タップへ結合されている第三入
力（Ｃ）とを有している前記バンクの対応する論理ＮＯ
Ｒゲート（ＮＯＲｊ）、を有していることを特徴とする
変換器。 - 【請求項２】 請求項１において、ＢｉＣＭＯＳ技術で
構成されていることを特徴とする変換器。 - 【請求項３】 請求項１において、それは１０進ＰＬＡ
装置を使用するフラッシュ変換器であり、そのＮＯＲプ
レーンの入力は前記論理ＮＯＲゲートからなるバンクの
出力へ結合されており、前記温度測定コードに対応して
Ｎビットからなる出力データを発生することを特徴とす
る変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98830712A EP1005170B1 (en) | 1998-11-27 | 1998-11-27 | Flash analog-to-digital converter |
| EP98830712.0 | 1998-11-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000174626A true JP2000174626A (ja) | 2000-06-23 |
Family
ID=8236901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11330072A Pending JP2000174626A (ja) | 1998-11-27 | 1999-11-19 | フラッシュアナログ・デジタル変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6346905B1 (ja) |
| EP (1) | EP1005170B1 (ja) |
| JP (1) | JP2000174626A (ja) |
| DE (1) | DE69803856D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500441B1 (ko) * | 2002-10-22 | 2005-07-14 | 삼성전자주식회사 | 플래쉬 방식 아날로그 디지털 변환방법 및 회로 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69803856D1 (de) | 1998-11-27 | 2002-03-21 | St Microelectronics Srl | Flash Analog-Digitalwandler |
| US20060088542A1 (en) * | 2002-03-19 | 2006-04-27 | Powdermed Limited | Imidazoquinoline adjuvants for vaccines |
| KR100462888B1 (ko) * | 2002-10-24 | 2004-12-17 | 삼성전자주식회사 | 플래쉬 아날로그 디지털 변환회로의 비교기 어레이의배치방법 |
| US7521960B2 (en) * | 2003-07-31 | 2009-04-21 | Actel Corporation | Integrated circuit including programmable logic and external-device chip-enable override control |
| US7170315B2 (en) * | 2003-07-31 | 2007-01-30 | Actel Corporation | Programmable system on a chip |
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