JPH0666693B2 - Ｄａ変換回路 - Google Patents
Ｄａ変換回路Info
- Publication number
- JPH0666693B2 JPH0666693B2 JP1118595A JP11859589A JPH0666693B2 JP H0666693 B2 JPH0666693 B2 JP H0666693B2 JP 1118595 A JP1118595 A JP 1118595A JP 11859589 A JP11859589 A JP 11859589A JP H0666693 B2 JPH0666693 B2 JP H0666693B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、DA変換回路に係り、特に、DA変換器の構成
ビット以上のビット数を変換するのに好適なDA変換回路
に関する。
ビット以上のビット数を変換するのに好適なDA変換回路
に関する。
（ロ）従来技術 従来のDA変換回路としては、例えば、第３図で示すよう
なものが提供されていた。
なものが提供されていた。
図において、11はデジタルフィルタ、22はDA変換器、33
はIV変換器（電流電圧変換器）、44はＬチャンネルのDA
変換回路である。
はIV変換器（電流電圧変換器）、44はＬチャンネルのDA
変換回路である。
回路構成としてはデジタルフィルタ11の出力データは、
デジタルフィルタ11のDR（データＲチャンネル）端子よ
り出力し、DA変換器22のDATA端子に入力されている。
デジタルフィルタ11のDR（データＲチャンネル）端子よ
り出力し、DA変換器22のDATA端子に入力されている。
また、タイミング信号であるビットクロック信号BCK
は、デジタルフィルタ11のBCK端子よりDA変換器22のBCK
端子に入力されている。
は、デジタルフィルタ11のBCK端子よりDA変換器22のBCK
端子に入力されている。
更に、DA変換器22に入力されたデータＲチャンネルDRを
ラッチするラッチ信号LEは、ビットクロック信号BCKと
同様デジタルフィルタ11のLE端子よりDA変換器22のLE端
子に接続されている。
ラッチするラッチ信号LEは、ビットクロック信号BCKと
同様デジタルフィルタ11のLE端子よりDA変換器22のLE端
子に接続されている。
DA変換器22の出力はＩOUT端子よりIV変換器33のインバ
ート端子に入力されている。
ート端子に入力されている。
また、IV変換器33には帰還回路が設けられており、帰還
抵抗Ｒｆを介して出力端子ＶORとインバート端子が接続
されている。
抵抗Ｒｆを介して出力端子ＶORとインバート端子が接続
されている。
また、デジタルフィルタ11からはＬチャンネル用のデー
タ信号DL信号がＬチャンネル用DA変換回路44に加えられ
ていてビットクロック信号BCK及びラッチ信号LEもＬチ
ャンネル用DA変換回路44に接続されている。
タ信号DL信号がＬチャンネル用DA変換回路44に加えられ
ていてビットクロック信号BCK及びラッチ信号LEもＬチ
ャンネル用DA変換回路44に接続されている。
回路の動作としてはデジタルフィルタ11より出力したデ
ータＲチャンネル信号DRは、シリアルビット構成でDA変
換器22のDATA端子に加えられ、ビットクロック信号BCK
によってデータＲチャンネル信号DRのMSBビットより順
次入力されDA変換器22の中のレジスタに格納されてい
く。
ータＲチャンネル信号DRは、シリアルビット構成でDA変
換器22のDATA端子に加えられ、ビットクロック信号BCK
によってデータＲチャンネル信号DRのMSBビットより順
次入力されDA変換器22の中のレジスタに格納されてい
く。
データＲチャンネル信号DRの構成ビット数が例えば、20
ビットであればMSBからLSB迄の20ビットがDA変換器22の
レジスタに格納されるとラッチ信号LEが出力して、デー
タＲチャンネル信号DRがDA変換器22のレジスタに保管さ
れDA変換動作が行われる。
ビットであればMSBからLSB迄の20ビットがDA変換器22の
レジスタに格納されるとラッチ信号LEが出力して、デー
タＲチャンネル信号DRがDA変換器22のレジスタに保管さ
れDA変換動作が行われる。
DA変換後の出力信号は電流量に変ってDA変換器22のＩ
OUT端子より出力して、IV変換器33のインバート端子に
加えられる。
OUT端子より出力して、IV変換器33のインバート端子に
加えられる。
IV変換器33ではDA変換器22のＩOUT端子よりの電流量に
応じた電圧値に変換されて出力電圧ＶORとして出力す
る。
応じた電圧値に変換されて出力電圧ＶORとして出力す
る。
従って、デジタルフィルタ11より出力した20ビットで構
成するデータＲチャンネル信号は、IV変換器33の出力で
電圧値ＶORに変換されて出力することができる。
成するデータＲチャンネル信号は、IV変換器33の出力で
電圧値ＶORに変換されて出力することができる。
（ハ）発明が解決しようとする問題点 しかし、上記した従来のDA変換回路においては、第３図
のようにDA変換器の構成ビットと同等或るいは、構成ビ
ット数以下のビット数を入力してDA変換するようになっ
ており、構成ビット数以上の入力データをDA変換するこ
とができないし、またビット数の多いDA変換器は値段が
高くなる欠点があった。
のようにDA変換器の構成ビットと同等或るいは、構成ビ
ット数以下のビット数を入力してDA変換するようになっ
ており、構成ビット数以上の入力データをDA変換するこ
とができないし、またビット数の多いDA変換器は値段が
高くなる欠点があった。
この発明は上記した点に鑑みてなされたものであり、そ
の目的とするところは安価でしかも容易にDA変換器の構
成ビット数以上の入力データを入力しても入力データの
ビット数と同数のビット構成のDA変換器と等価な出力が
得られるDA変換回路を提供することにある。
の目的とするところは安価でしかも容易にDA変換器の構
成ビット数以上の入力データを入力しても入力データの
ビット数と同数のビット構成のDA変換器と等価な出力が
得られるDA変換回路を提供することにある。
（ニ）問題を解決するための手段 この発明のDA変換回路は、シリアルデジタルデータと外
部入力同期クロックを入力してDA変換を行なうDA変換回
路において、データを構成するビット数よりDA変換器の
ビット数が少ない場合、DA変換器に入力するデータと不
足ビットを検出し所定のタイミングで出力する手段と、
データを入力するシリアル入力型のDA変換器と、DA変換
器に入力する所定のビットクロックを作るための論理回
路と、検出した不足ビットの位置に対応した重み付けを
してDA変換器の出力に加算する加算回路とを備えたこと
を特徴とするDA変換回路である。
部入力同期クロックを入力してDA変換を行なうDA変換回
路において、データを構成するビット数よりDA変換器の
ビット数が少ない場合、DA変換器に入力するデータと不
足ビットを検出し所定のタイミングで出力する手段と、
データを入力するシリアル入力型のDA変換器と、DA変換
器に入力する所定のビットクロックを作るための論理回
路と、検出した不足ビットの位置に対応した重み付けを
してDA変換器の出力に加算する加算回路とを備えたこと
を特徴とするDA変換回路である。
（ホ）作用 この発明によれば、20ビットで構成されるデジタルフィ
ルタと18ビットのDA変換器との間にシフトレジスタを設
けて、デジタルフィルタの出力データをデジタルフィル
タのビットクロックのタイミングでシフトレジスタに順
次入力する。
ルタと18ビットのDA変換器との間にシフトレジスタを設
けて、デジタルフィルタの出力データをデジタルフィル
タのビットクロックのタイミングでシフトレジスタに順
次入力する。
シフトレジスタのQc出力端子にデジタルフィルタの出力
データの18ビット目の信号が出力するタイミングにシフ
トレジスタのＱＡ、ＱＢ出力端子からのLSB及びLSB−１
ビット目を二つのＤラッチフリップフロップによってデ
ジタルフィルタからのラッチ信号▲▼のタイミング
で記憶させる。
データの18ビット目の信号が出力するタイミングにシフ
トレジスタのＱＡ、ＱＢ出力端子からのLSB及びLSB−１
ビット目を二つのＤラッチフリップフロップによってデ
ジタルフィルタからのラッチ信号▲▼のタイミング
で記憶させる。
この二つのＤラッチフリップフロップの出力の出力に
重み付けをしてIV変換器のインバート端子に加え、DA変
換器のＩOUT端子からの出力信号と加算してやること
で、デジタルフィルタの出力データを構成する20ビット
より少ないビット構成の18ビットのDA変換器でもデジタ
ルフィルタの出力データの20ビットと同等のビット数を
DA変換出力として得ることができる。
重み付けをしてIV変換器のインバート端子に加え、DA変
換器のＩOUT端子からの出力信号と加算してやること
で、デジタルフィルタの出力データを構成する20ビット
より少ないビット構成の18ビットのDA変換器でもデジタ
ルフィルタの出力データの20ビットと同等のビット数を
DA変換出力として得ることができる。
（ヘ）実施例 この発明に係るDA変換回路の実施例を第１図及び第２図
に基づいて説明する。
に基づいて説明する。
第１図はこの発明の回路図、第２図はタイミングチャー
トである。
トである。
図中、１はデジタルフィルタ、２はシフトレジスタ、３
はDA変換器、４はIV変換器、５はＬチャンネルDA変換回
路、６、８はインバータ回路、７はNOR回路、９、10は
Ｄラッチフリップフロップ回路である。
はDA変換器、４はIV変換器、５はＬチャンネルDA変換回
路、６、８はインバータ回路、７はNOR回路、９、10は
Ｄラッチフリップフロップ回路である。
回路構成を説明するとデジタルフィルタ１より出力する
データＲチャンネルDR端子は、シフトレジスタ２のＢ入
力端子に接続されていて、ビットクロックBCK端子から
はシフトレジスタ２のクロックCK入力端子に接続されて
いる。また、デジタルフィルタ１のLE端子からは、ラッ
チ信号がDA変換器３のラッチ入力端子LEに接続されてい
る。
データＲチャンネルDR端子は、シフトレジスタ２のＢ入
力端子に接続されていて、ビットクロックBCK端子から
はシフトレジスタ２のクロックCK入力端子に接続されて
いる。また、デジタルフィルタ１のLE端子からは、ラッ
チ信号がDA変換器３のラッチ入力端子LEに接続されてい
る。
また、ラッチ信号はインバータ回路８を介してＤラッチ
フリップフロップ回路９、10のクロックＣ端子に加えら
れ、更に、デジタルフィルタ１からはＬチャンネル用の
データ信号DL、ビットクロック信号BCK、及びラッチ信
号LEがＬチャンネルDA変換回路５に加えられている。
フリップフロップ回路９、10のクロックＣ端子に加えら
れ、更に、デジタルフィルタ１からはＬチャンネル用の
データ信号DL、ビットクロック信号BCK、及びラッチ信
号LEがＬチャンネルDA変換回路５に加えられている。
回路動作としてはデジタルフィルタ１のデータＲチャン
ネルDR端子から出力するシリアルデータを例えば20ビッ
ト構成とすると、第２図のタイミングチャートで示す
波形がシフトレジスタ２の入力端子Ｂに加えられる。
ネルDR端子から出力するシリアルデータを例えば20ビッ
ト構成とすると、第２図のタイミングチャートで示す
波形がシフトレジスタ２の入力端子Ｂに加えられる。
更に、デジタルフィルタ１のビットクロックBCK端子か
らは、第２図ので示す波形がシフトレジスタ２のクロ
ックCK端子に入力され、こので示すビットクロックBC
K信号のタイミングでシフトレジスタ２の出力端子
ＱＡ、ＱＢ、ＱＣには、第２図で示すデータＲチャンネ
ルのデータが出力される。
らは、第２図ので示す波形がシフトレジスタ２のクロ
ックCK端子に入力され、こので示すビットクロックBC
K信号のタイミングでシフトレジスタ２の出力端子
ＱＡ、ＱＢ、ＱＣには、第２図で示すデータＲチャンネ
ルのデータが出力される。
このシフトレジスタ２の出力端子ＱＣから出力した信号
はMSBから18ビット目迄のデータでDA変換器３のDATA端
子に加えられる。
はMSBから18ビット目迄のデータでDA変換器３のDATA端
子に加えられる。
また、出力端子ＱＡ及び、ＱＢからの出力信号はＤラッ
チフリップフロップ回路10及び９のＤ入力端子に加えら
れる。
チフリップフロップ回路10及び９のＤ入力端子に加えら
れる。
一方、デジタルフィルタ１のBCK端子から出力したで
示すビットクロック信号は、ダイオードD1とコンデンサ
C1とによって平滑されインバータ回路６に入力してい
る。また、インバータ回路６の出力はNOR回路７の片方
のゲートに加えられ、もう一方のゲートには遅延されな
いビットクロック信号が加えられている。
示すビットクロック信号は、ダイオードD1とコンデンサ
C1とによって平滑されインバータ回路６に入力してい
る。また、インバータ回路６の出力はNOR回路７の片方
のゲートに加えられ、もう一方のゲートには遅延されな
いビットクロック信号が加えられている。
従って、NOR回路７の出力はで示されるようにのビ
ットクロックBCK信号の逆相のクロック信号が出力してD
A変換器３のBCK端子に入力する。
ットクロックBCK信号の逆相のクロック信号が出力してD
A変換器３のBCK端子に入力する。
シフトレジスタ２の動作はデジタルフィルタ１のBCK端
子からのビットクロック信号がCK端子に入る毎にＢ端子
に入力しているデータＲチャンネル信号がシフトレジス
タ内に格納されて行き20個のビットクロック信号で１デ
ータ分シフトレジスタ２内に格納されるようになってい
る。
子からのビットクロック信号がCK端子に入る毎にＢ端子
に入力しているデータＲチャンネル信号がシフトレジス
タ内に格納されて行き20個のビットクロック信号で１デ
ータ分シフトレジスタ２内に格納されるようになってい
る。
従って、ビットクロック信号の20個目が入力した時のシ
フトレジスタ２のＱＡ端子には、データＲチャンネル信
号のLSBがまた、ＱＢ端子には19ビット目のデータが更
に、ＱＣ端子には18ビット目のデータが出力しているこ
とになる。
フトレジスタ２のＱＡ端子には、データＲチャンネル信
号のLSBがまた、ＱＢ端子には19ビット目のデータが更
に、ＱＣ端子には18ビット目のデータが出力しているこ
とになる。
DA変換器３のデータ入力のタイミングは、NOR回路７か
ら出力したビットクロック信号によってシフトレジスタ
２のＱＣ端子からの信号をDA変換器３内のレジスタに格
納するが、ビットクロック信号の20個目が終るとインバ
ータ回路６の入力側は、ダイオードD1からビットクロッ
ク信号が来なくなるので平滑回路用のコンデンサC1によ
る平滑作用はなくなり、のｄで示される迄“H"レベル
を維持するがその後、NOR回路７のゲートを“H"レベル
にしてDA変換器３のBCK端子を“L"レベルにする。
ら出力したビットクロック信号によってシフトレジスタ
２のＱＣ端子からの信号をDA変換器３内のレジスタに格
納するが、ビットクロック信号の20個目が終るとインバ
ータ回路６の入力側は、ダイオードD1からビットクロッ
ク信号が来なくなるので平滑回路用のコンデンサC1によ
る平滑作用はなくなり、のｄで示される迄“H"レベル
を維持するがその後、NOR回路７のゲートを“H"レベル
にしてDA変換器３のBCK端子を“L"レベルにする。
ビットクロックの信号が終了して次のビットクロック信
号が入力する前にデジタルフィルタ１のLE端子からラッ
チ信号LEが出力し、このLEが“L"レベルになってDA変換
器３のLE端子に加わりDA変換器３内のレジスタに格納さ
れているデータをラッチすると共にＤラッチフリップフ
ロップ９、10のＣ端子をインバータ８を介して動作させ
てシフトレジスタ２のＱＡ及びＱＢ端子の出力データを
記憶させる。
号が入力する前にデジタルフィルタ１のLE端子からラッ
チ信号LEが出力し、このLEが“L"レベルになってDA変換
器３のLE端子に加わりDA変換器３内のレジスタに格納さ
れているデータをラッチすると共にＤラッチフリップフ
ロップ９、10のＣ端子をインバータ８を介して動作させ
てシフトレジスタ２のＱＡ及びＱＢ端子の出力データを
記憶させる。
DA変換器３のレジスタに格納したMSBから18ビット迄の
データは、DA変換されてＩOUT端子より電流量になってI
V変換器４のインバート端子に加えられる。
データは、DA変換されてＩOUT端子より電流量になってI
V変換器４のインバート端子に加えられる。
また、Ｄラッチフリップフロップ10、９の端子にはデ
ータのLSB及び19ビット目が格納されているのでこのデ
ータを抵抗R3、R2を介してIV変換器４のインバート端子
に加えることで高位ビットの２ビットがDA変換器３のＩ
OUT端子からの出力に加算されたことになる。
ータのLSB及び19ビット目が格納されているのでこのデ
ータを抵抗R3、R2を介してIV変換器４のインバート端子
に加えることで高位ビットの２ビットがDA変換器３のＩ
OUT端子からの出力に加算されたことになる。
従って、IV変換器４の出力端子には、18ビットのDA変換
器３からのデータとＤラッチフリップフロップ９、10か
らの２ビットのデータが加算された20ビットのデータ
を、DA変換された出力電圧ＶORとして出力することがで
きる。
器３からのデータとＤラッチフリップフロップ９、10か
らの２ビットのデータが加算された20ビットのデータ
を、DA変換された出力電圧ＶORとして出力することがで
きる。
（ト）発明の効果 この発明に係るDA変換回路によれば、デジタルフィルタ
とDA変換器との間にシフトレジスタＤラッチフリップフ
ロップとを設けて、デジタルフィルタの出力データ構成
ビットを、DA変換器の構成ビット数と、デジタルフィル
タの出力データ構成ビットとDA変換器の構成ビットの差
のビット数とに分けて、DA変換器の不足ビット分をIV変
換器に重み付けして所定のタイミングで加算すること
で、DA変換しようとするデータのビット数よりもビット
数が少なく、デジタルオーディオ等で多用されているこ
とから入手が容易で非常に安価なシリアル入力型のDA変
換器を使用して目的のビット数のデータをDA変換するこ
とができる効果がある。
とDA変換器との間にシフトレジスタＤラッチフリップフ
ロップとを設けて、デジタルフィルタの出力データ構成
ビットを、DA変換器の構成ビット数と、デジタルフィル
タの出力データ構成ビットとDA変換器の構成ビットの差
のビット数とに分けて、DA変換器の不足ビット分をIV変
換器に重み付けして所定のタイミングで加算すること
で、DA変換しようとするデータのビット数よりもビット
数が少なく、デジタルオーディオ等で多用されているこ
とから入手が容易で非常に安価なシリアル入力型のDA変
換器を使用して目的のビット数のデータをDA変換するこ
とができる効果がある。
しかも、構造が簡単であって、また、周辺回路も一般に
市販されている汎用部品で構成されているため、極めて
安価で実施も容易であるなどの優れた特長を有してい
る。
市販されている汎用部品で構成されているため、極めて
安価で実施も容易であるなどの優れた特長を有してい
る。
第１図乃至第２はこの発明に係るDA変換回路の実施例を
示し、第１図は回路図、第２図はタイミングチャート図
である。 第３図は従来例の回路図である。 主要部分の符号の説明 1:デジタルフィルタ 2:シフトレジスタ 3:DA変換器 4:IV変換器 5:LチャンネルDA変換回路 6,8:インバータ回路 7:NOR回路 9,10:Dラッチフリップフロップ回路
示し、第１図は回路図、第２図はタイミングチャート図
である。 第３図は従来例の回路図である。 主要部分の符号の説明 1:デジタルフィルタ 2:シフトレジスタ 3:DA変換器 4:IV変換器 5:LチャンネルDA変換回路 6,8:インバータ回路 7:NOR回路 9,10:Dラッチフリップフロップ回路
Claims (1)
- 【請求項１】シリアルデジタルデータと外部入力同期ク
ロックを入力してDA変換を行なうDA変換回路において、 データを構成するビット数よりDA変換器のビット数が少
ない場合、DA変換器に入力するデータと不足ビットを検
出し所定のタイミングで出力する手段と、データを入力
するシリアル入力型のDA変換器と、DA変換器に入力する
所定のビットクロックを作るための論理回路と、検出し
た不足ビットの位置に対応した重み付けをしてDA変換器
の出力に加算する加算回路とを備えたことを特徴とする
DA変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1118595A JPH0666693B2 (ja) | 1989-05-15 | 1989-05-15 | Ｄａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1118595A JPH0666693B2 (ja) | 1989-05-15 | 1989-05-15 | Ｄａ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02299323A JPH02299323A (ja) | 1990-12-11 |
| JPH0666693B2 true JPH0666693B2 (ja) | 1994-08-24 |
Family
ID=14740471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1118595A Expired - Lifetime JPH0666693B2 (ja) | 1989-05-15 | 1989-05-15 | Ｄａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666693B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999541U (ja) * | 1982-12-23 | 1984-07-05 | 富士電機株式会社 | Ａ／ｄ変換装置 |
| JPS634720A (ja) * | 1986-06-25 | 1988-01-09 | Toshiba Corp | デイジタル・アナログ変換器 |
| JPS6464418A (en) * | 1987-09-04 | 1989-03-10 | Kenwood Corp | D-a converting device |
-
1989
- 1989-05-15 JP JP1118595A patent/JPH0666693B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02299323A (ja) | 1990-12-11 |
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