JPS6013335B2 - デイジタル・アナログ変換器 - Google Patents

Description

【発明の詳細な説明】 本発明は、変換すべきディジタル数に対応する入力信号
組と周期的に生ずる数系列に対応する信号組とを比較回
路において比較し、前記信号組をクロックパルスにより
連続的に制御される計数回路によって発生し、前記比較
回路によりその平均値が変換すべきディジタル数の値に
対応するパルス状出力信号を発生させるディジタル・ア
ナログ変換器に関するものである。

上記形式のディジタル・アナログ変換器は米国特許第３
８３６９０８号明細書に記載されている。

この種のディジタル・アナログ変換器は、高価な精密抵
抗回路網を使用する必要がないので十分に集積回路化す
ることができるという利点を有する。本発明の目的は集
積回路化に一層好適なディジタル・アナログ変換器を提
供するにある。本発明のディジタル・アナログ変換器は
、比較回路を逐次比較回路として、ディジタル数の各ビ
ットに対応する信号を計数回路によって発生する数系列
のビットに対応する信号と逐次比較するよう構成したこ
とを特徴とする。

従って本発明のディジタル・アナログ変換器は大幅に減
少した個数の構成要素で作動させることができ、構成要
素間の接続数は並列に作動する従来のディジタル・アナ
ログ変換器に比べ漣に少なくなる。

ディジタル数を変換期間につきパルス数またはパルス幅
へ中間的に変換する動作を行うこの形式のディジタル・
アナログ変換器は実際上、例えばテレビジョン受像機に
おける同調または機能制御電圧発生回路の如き高い変換
速度を満足する必要のない回路においてのみ使用される
から、かかる回路においては直列回路の若干低い変換速
度は問題にはならない。なお、ディジタル数およびビッ
ト並に対応信号組および信号に対し同一表現を使用する
こととする。

変換すべきディジタル数が奇数のビットを有しかつ最大
値を有するビットを比較数の最小値を有するビットと比
較するようにした場合には、比較数を飛越し走査して毎
回中間ビットをスキップすることができるから、ディジ
タル・アナログ変換器の回路を極めて簡単な態様で構成
することができる。

図面につき本発明を説明する。

第１図においてシフトレジスターはアナログ変換すべき
ディジタル数を収容する。

計数回路３は一連の比較ディジタルビットを供給し、こ
の一連の比較ディジタルビットを変換すべきディジタル
数とビット単位で比較することにより、一連の比較ディ
ジタルビットと変換すべきディジタル数との比較を行う
。これは比較回路５において行われる。比較回路５はそ
の平均値が変換すべきディジタル数の値に比例するパル
ス信号を供給する。このパルス信号によって作動する充
放電回路とすることができる積分回路７において、変換
すべきディジタル数の値に対応する直流電圧に変換され
る。シフトレジスターは循環シフトレジスタとする。

シフトレジスタ１は多数のレジス夕部９，１１，１３，
１５，１７，１９を備え、これらのレジス夕はそれぞれ
Ｄ形フリップフロップで構成することができる。ここで
Ｄ形フリップフロップは、Ｋ入力端子がィンバータを介
しＪ入力端子に接続されかつＪ入力端子がＤフリップフ
ロップの○入力端子と呼ばれるＪＫフリップフロップを
意味する。レジスタ部のＴ入力端子に供給されるクロッ
クパルスの発生した瞬時にＤ入力端子における使用可能
な情報が入力され、Ｑ出力端子において使用可能となる
。最終レジス夕部１９のＱ出力端子はＡＮＤゲート２
１、ＯＲゲート２３およびＡＮＤゲート２５を有するゲ
ート回路を介し第１レジスタ部９のＤ入力端子に接続す
る。変換が行われる以前にこのゲート回路２１，２３，
２５を介してシフトレジスターに変換すべきディジタル
数を満たす。その場合ＡＮＤゲート２５に接続した入力
端子２７を高レベル状態に調整して、ＡＮＤゲート２５
は通電状態になるが、ＡＮＤゲート２１はその反転入力
端子を介して遮断され、シフトレジスタ１の出力端子か
らの情報がその入力端子に再度供給されるのを阻止する
ようにする。その場合ＡＮＤゲート２５は入力端子２９
に供給されかつディジタル数のビットに対応する信号を
○Ｒゲ−ト２３を介し第１レジスタ部９へ転送する。か
くしてシフトレジスターは満たされ、最小値を有するビ
ット（最下位ビット）が最終レジスタ部１９に配置され
、最大値を有するビット（最上位ビット）が第１レジス
タ部９に配置される。シフトレジスタ１が満たされた後
入力端子２７は低レベルになり、ＡＮＤゲート２５は遮
断状態となり、ＡＮＤゲート２１は最終レジスタ部１
９の出力端子からＯＲゲート２３を介し第１レジスタ部
９のＤ入力端子へ信号を転送する。シフトレジスターへ
情報を配置することおよび情報を循環することの両方は
、入力端子３１に供給されるクロックパルスの作用の下
に行われる。このクロックパルスを第２図に記号２３１
で示す。計数回路３は、それぞれＤ形フリツプフロップ
で構成した多数の逐次レジスタ部３３，３５，３７，３
９，４１，４３を有する循環シフトレジスタを備える。

最終レジスタ部４３のＱ出力端子は排他的論理和ゲート
４５を介し第１レジス夕部３３のＤ入力端子に接続する
。またこのゲート４５にはＤフリップフロップ４７のＱ
出力端子の出力信号を供給する。更に最終レジスタ部４
３のＱ出力信号およびＤフリツプフロップ４７のＱ出力
信号はＡＮＤゲート４９に供給し、ＡＮＤゲート４９の
出力端子はＯＲゲート５１の一方の入力端子に接続する
。ＯＲゲート５１の他方の入力端子には第２図において
波形２５３によって示したパルスを供給し、このパルス
は循環シフトレジスタ３に存在する数を値１だけ増大し
て新たに転入させる。これはＤフリツプフロツプ４７と
ゲート４５および４９と共に行われる。計数回路３のシ
フトレジスタの最終レジスタ部４３のＱ出力が低いレベ
ルになり、ＡＮＤゲート４９が遮断状態になるまでＤフ
リップフ。ツプ４７のＱ出力は高レベルを維持する。そ
の結果Ｄフリップフロツプ４７のＱ出力は次のクロック
パルスにおいて再び低いレベルになる。ゲート５１、Ｄ
フリツプフロツプ４７およびゲート４９は、シフトレジ
スタ３３〜４３における数に数１を加算する場合に“セ
ーブ−１”または桁上げ機能を遂行する。加算は排他的
論理和ゲート４５によって行われる。加算動作の開始前
にＯＲゲート５１を高レベル状態に調整する信号２５３
は、パルス発生器５５の一部を構成するＡＮＤゲート５
３から得られる。

パルス発生器５５は３個のＤフリップフロップ５７，５
９，６１を備え、これらのＴ入力端子にはクロックパル
スを供給する。

フリップフロップ５７のＱ出力端子はフリツプフロツブ
５９のＤ入力端子に接続し、フリップフロップ５９のＱ
出力端子はＡＮＤゲート６３の一方の入力端子に接続し
、ＡＮＤゲート６３の他方の入力端子はフリップフロツ
プ６１のＱ出力端子に接続する。フリップフロツプ５９
のＱ出力端子はＡＮＤゲート６５の一方の入力端子に接
続し、ＡＮＤゲート６５の他方の入力端子はフリップフ
ロップ６１のＱ出力端子に接続する。ＡＮＤゲート６３
および６５の出力端子はＯＲゲート６７を介しフリップ
フロップ６１のＤ入力端子に接続する。フリッブフロッ
プ６１のＱ出力端子はＡＮＤゲート６９の一方の入力端
子に接続し、ＡＮＤゲート６９の他方の入力端子はＡＮ
Ｄゲート７１の出力端子に接続し、ＡＮＤゲート７１の
入力端子はフリップフロップ５９のＱ出力端子およびフ
リツプフロップ５７のＱ出力端子にそれぞれ接続する。
また母ＮＤゲート７１の出力端子はフリップフロップ５
７の○入力端子に接続する。第２図の波形２７１を有す
る信号はこのＡＮＤゲート７１の出力端子に発生し、Ａ
ＮＤゲート６９の出力端子に波形２６９の信号が発生し
、フリップフロップ５７のＱ出力端子に波形２５７の信
号が発生し、フリップフロップ５９のＱ出力端子に波形
２５９の信号が発生し、フリップフロツプ６１のＱ出力
端子に波形２６１の信号が発生し、フリップフロップ６
１のＱ出力端子に波形２６２の信号が発生し、フリップ
フロップ５９のＱ出力端子に波形２６０の信号が発生し
、フリップフロップ５７のＱ出力端子に波形２５８の信
号が発生する。信号２７１，２５７および２５９は３個
のＳＡＮＤゲート７３，７５および７７の一方の入力端
子にそれぞれ供給し、これらＡＮＤゲートの他方の入力
端子はそれぞれ計数回路３のフリップフロップ３３，３
７および４１のＱ出力端子に接続する。

その結果、ＡＮＤゲート７３，７５，７７０の出力端子
に接続したＯＲゲート７９を介し比較回路５に入力信号
が次の順序で供給される。即ち期間Ｔ。に当り第１レジ
スタ部３３のＱ出力電圧が供給され、期債町，に第３レ
ジス夕部３７のＱ出力電圧、期借拍２に第５レジスタ部
４１のＱ出力電圧、期間爪３に第１レジスタ部３３のＱ
出力電圧、期間Ｔ４に第３レジスタ部３７のＱ出力電圧
ト期間Ｔ５に第５レジスタ部４１のＱ出力電圧が供給さ
れる。計数回路３およびシフトレジスタ１のレジスタ段
の内容を第２図の波形２３１に示した期間の関数として
次表に示し、この表においてＡはビットＡ５，Ａ４，Ａ
３，Ａ２，ＡＩ，ＡＯを有する変換すべきディジタル数
であり、Ｂは計数回路３によって発生するビットＢ５，
Ｂ４，Ｂ３，Ｂ２，Ｂ１，ＢＤを有する数である。

計数回路 ３ 比較期間には下線を付したビットが比較回路５において
比較される。

更にこの表ではＢ：Ｂ＋０００００１およびＢ′′：Ｂ
十０００００１ある関数が成立く）。比較回路５の入力
部はＯＲゲート８１およびＡＮＤゲート８３によって構
成する。

ＯＲゲート８１は、Ａｎ＋Ｂｍ即ちＡｎ２Ｂｍの場合に
高レベル出力電圧を供給し、ＡＮＤゲ−ト８３はＡｎＢ
ｍ＝１則ちＡｎ＞Ｂｍの場合に高レベル出力電圧を供給
する。第１比較期間ＴｏにはＡｏがＢ５と比較される。
へ＞Ｂ５の場合、ＡＮＤゲート８３の高レベル出力電圧
はＯＲゲート８５を介しＤフリップフロップ８７の○入
力端子に転送され、このフリップフロップ８７は期間Ｔ
，の間この値を保持する。Ａ．＜Ｂ４の場合、ＯＲゲー
ト８１の出力電圧は低レベルになる。この出力電圧はＡ
ＮＤゲート８９の下側入力端子に供給され、ＡＮＤゲ−
ト８９の上側入力端子はフリップフロップ８７のＱ出力
端子に援線されているが、ＡＮＤゲート８９の中央入力
端子はインバータを介しＡＮＤゲート６９の出力端子に
接続されているので、波形２６９の信号によりＡＮＤゲ
ート８９は期間Ｔｏの間常に遮断状態となる。またＡ．
＜Ｂ４の場合にはＡＮＤゲート８３の出力電圧も低いレ
ベルになり、Ｄフリップフロップ８７は値０を保持する
こととなる。逆にＡ，がＢ４に等しいかまたはＢ４より
大きい場合には、ＡＮＤゲート８９の出力電圧は高レベ
ルとなり、高レベル値が再びフリップフロップ８７に転
入される。比較サイクルの終端においては、Ａが計数回
路３によって供給される比較数より大きい場合期間Ｔｏ
の間フリップフロップ８７のＱ出力は高レベルとなり、
Ａがこの比較数より小さいかまたはこの比較数に等しい
場合低レベルとなる。期間Ｔの間ＡＮＤゲート８９は遮
断状態になる。期間Ｔｏの間フリツプフロツプ８７のＱ
出力信号はＡＮＤゲート９ １およびＯＲゲート９３を
介しＤフリ．ップフロップ９５に蓄積され、Ｄフリップ
フロップ９５はそのＱ出力端子に結合されかつ他方入力
端子に反転信号２６９を供給されるＡＮＤケー−ト９７
を介し、次の期間丸までの値を保持する。計数回路３に
よって供給される比較数は数Ｂのビット順序を反転する
ことによって得られるから、数Ａの値に左右される量の
パルスが各期間に積分回路７に供給される。

数Ｂのビッ…項序が反転されない場合には、ゲート７３
，７５，７７，７９で構成する走査回路は省略すること
ができ、フリップフロップ４３の出力信号が比較信号と
して作用する。その場合積分回路７に供給する信号は数
Ａの値に応じてパルス幅変調されることとなる。パルス
数およびパルス幅変調の合成は数のビット順序を一部反
転しかつ一部反転しないことによって得ることができる
。

これは、計数回路３の出力端子における走査回路を変形
することにより達成することができる。例えば、期間Ｔ
ｏにフリップフロツプ３３の出力を走査し、期間Ｔ，に
フリップフロツプ３７の出力を走査し、期間Ｔ２〜Ｔ５
にフリップフロップ３５の出力を走査すれば、数公、Ａ
４、Ａ３、Ａ２、Ａ，、ＡｏをＢ′３、８２、Ｂ′，、
Ｂｏ、８４、Ｂ′５と比較することができる。上記逐次
の比較においては数８＝Ｂ＋０００００１の一部および
数Ｂの一部が１比較期間を必要とするので、フリップフ
ロツブ９５の出力端子におけるパルスパターンは並列比
較の場合におけるものとは若干異なる。しかし得られる
出力電圧は両方の場合において全く同一である。パルス
パターンの若干の相違を補正するため、フリツプフロツ
プ４３の出力端子シフトレジスタを接続し、計数回路３
およびこのシフトレジスタの出力を走査回路によって走
査するようにすることができる。換言すれば期蕗耳Ｔｏ
に際しては入力ディジタル数Ａの最下ビットＡｏと、比
較数Ｂをビット順序を考慮して変形された比較数Ｃの最
下位ビットＣｏとが互いに比較される。

フリップフロップ８７の出力は一般に次式Ｑｎ＝Ｑｎ‐
，（Ａｎ＋Ｃｎ）＋ＡｎＣｎで表わされ、従って期間Ｔ
ｏにおいてはゲート８９が不作動状態となるからフリッ
プフロップ８７の出力ＱはＱ＝Ａ。

Ｃ。となる。

更に期間ｍ，には次桁の高位ビットＡ，およびＣ，が互
いに比較され、期間ＴｎにはビットＡｎおよびＣｎが比
較されるというようにして桁位置の高くなる方向に向う
順序で逐次比較が行われる。期間Ｔｎにおける比較結果
はＱｎであり、｛ィ｝ Ａｎ＜ＣｎならばＱｎ＝０とな
る。何故ならば全言；Ｌ松号≦言。げ−ト机の出力）（
ゲート８３の出力） となるからである。

｛ｏ｝ Ａｎ＞ＣｎならばＱｎｉｌとなる。

何故ならばとなるからである。し一 Ａｎ＝Ｃｎならば
Ｑｎ＝Ｑｎ‐，となる。

何故ならばとなり、また となるからである。

従って比較期間ｍ５に当り最上位ビットＡ５およびＣ５
が等しくない場合には、Ａ＞ＣまたはＡ＜Ｃが決定され
る。

一方、比較期間ｔに当り最上位ビットＡ５およびＣ５が
等しい場合には、比較期間Ｌにおける１桁下位のビット
Ａ４およびＣ４の比較結果によってＡ＞ＣまたはＡくＣ
が決定される。なお回路９１，９３，９５，９７の機能
は当該期情耳ｒｏ・・・・・・Ｔ５の終りにおける比較
結果を次の期間Ｔｏ・…・・Ｔ５の終りまでサンプルホ
ールドすることだけである。

更にパルス発生器５５を用いてシフトレジスタ１の入力
端子２７における信号を発生させ、このレジスタ１への
書込みを変換動作と同期するようにすることができる。

ゲート８１および８３の入力信号を反転することにより
比較回路５が、比較数が数Ａを越えた場合に高レベルと
なる信号を供給できることは明らかである。変換すべき
ディジタル数のビット数が奇数の場合、計数回路３のシ
フトレジスタのレジスタ部の数は奇数になり、数Ｂのビ
ット’ｌ頂序をすべて反転する必要がある場合には走査
回路は若干複雑になる。

数Ａをそのビット”頂序を反転してレジス夕１に供給で
きる場合には、走査回路を省略することができる。

合成されたパルス数およびパルス幅変調を得るため、各
循環後に同一数例えば奇数だけ計数回路３の内容を増加
することもできる。

その場合にはビット順序を反転する必要がなく、走査回
路を省略することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図の作動説明図である。 １・・…・シフトレジスタ、３・・・・・・計数回路、
５・・・・・・比較回路、７・・・・・・積分回路、５
５・・・・・・パルス発生器。 Ｆｉｇ．ｌ Ｆｉｇ．２

Claims (1)

1. 【特許請求の範囲】 １ 変換すべきデイジタル数に対応する入力信号組と周
   期的に生ずる数系列に対応する信号組とを比較回路にお
   いて比較し、前記信号組をクロツクパルスにより連続的
   に制御される計数回路により発生し、前記比較回路によ
   りその平均値が変換すべきデイジタル数の値に対応する
   パルス状出力信号を発生させるデイジタル・アナログ変
   換器において、比較回路５を逐次比較回路として、デイ
   ジタル数の各ビツトに対応する信号を計数回路３によっ
   て発生する数系列のビツトに対応する信号と遂次比較し
   、前記逐次比較回路の一方の入力端子にＸ信号を供給し
   かつ他方の入力端子にＹ信号を供給し、逐次比較回路が
   、出力信号Ｘ■を発生する第１ゲート回路８３と、出力
   信号Ｘ＋■を発生する第２ゲート回路８１と、第３ゲー
   ト回路８５とを備え、第３ゲート回路は信号Ｘ■を供給
   されかつその出力端子をクロツクパルスによって作動さ
   せるＤフリツプフロツプ８７のＤ入力端子に接続し、こ
   のＤフリツプフロツプのＱ出力端子はＡＮＤ形式の第４
   ゲート回路８９の入力端子に接続し、第４ゲート回路の
   他の入力端子に第２ゲート回路８１の出力端子を接続し
   て比較サイクルの開始時に第４ゲート回路を遮断状態に
   し、更に前記Ｄフリツプフロツプ８７のＱ出力端子に蓄
   積回路９１，９３，９５，９７を接続して比較回路によ
   って得た信号を１計数サイクルの間蓄積するよう構成し
   たことを特徴とするデイジタル・アナログ変換器。 ２ 変換すべきデイジタル数に対応する入力信号を周期
   的に生ずる数系列に対応する信号組とを比較回路におい
   て比較し、前記信号組をクロツクパルスにより連続的に
   制御される計数回路により発生し、前記比較回路により
   その平均値が変換すべきデイジタル数の値に対応するパ
   ルス状出力信号を発生させるデイジタル・アナログ変換
   器において、比較回路５を逐次比較回路として、デイジ
   タル数の各ビツトに対応する信号を計数回路３によって
   発生する数系列のビツトに対応する信号と逐次比較し、
   計数回路３にはその出力端および入力端の間に設けた加
   算回路４５，４７，４９，５１を有する循環シフトレジ
   スタ３３，３５，３７，３９，４１，４３を備えて、そ
   の数内容を各循環動作後に１だけ増大するようにし、循
   環シフトレジスタの複数の素子３３，３７，４１の出力
   を走査回路７３，７５，７７，７９を介し変換動作に整
   合した速度で比較回路５の入力端に結合し、計数回路３
   の循環シフトレジスタが偶数個のレジスタ部３３，３５
   ，３７，３９，４１，４３を有し、奇数番目のレジスタ
   部の出力を走査回路７３，７５，７７，７９により循環
   形式で走査するよう構成したことを特徴とするデイジタ
   ル・アナログ変換器。