JPH0983368A - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
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- JPH0983368A JPH0983368A JP24021395A JP24021395A JPH0983368A JP H0983368 A JPH0983368 A JP H0983368A JP 24021395 A JP24021395 A JP 24021395A JP 24021395 A JP24021395 A JP 24021395A JP H0983368 A JPH0983368 A JP H0983368A
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Abstract
(57)【要約】
【目的】チップ面積のわずかな増大で分解能をあげるこ
とのできるＤ／Ａ変換回路を提供することを目的とす
る。 【構成】Ｄ／Ａコンバーター１０９は、ｎビットＤ／Ａ
コンバーターである。データ変換回路１０５は、ｎ＋ｍ
ビットデジタルデータの下位ｍビットのデータ１０３を
対応するシリアルデータ１０６に変換する。加算回路１
０７は、上位ｎビットのデジタルデータ１０２とシリア
ルデータ１０６とを加算する。加算の結果をＤ／Ａコン
バーター１０９でＤ／Ａ変換した後に、ローパスフィル
タ１１１で平滑化する。
とのできるＤ／Ａ変換回路を提供することを目的とす
る。 【構成】Ｄ／Ａコンバーター１０９は、ｎビットＤ／Ａ
コンバーターである。データ変換回路１０５は、ｎ＋ｍ
ビットデジタルデータの下位ｍビットのデータ１０３を
対応するシリアルデータ１０６に変換する。加算回路１
０７は、上位ｎビットのデジタルデータ１０２とシリア
ルデータ１０６とを加算する。加算の結果をＤ／Ａコン
バーター１０９でＤ／Ａ変換した後に、ローパスフィル
タ１１１で平滑化する。
Description
【０００１】
【産業上の利用分野】本発明は、Ｄ／Ａ変換回路に関す
る。
る。
【０００２】
【従来の技術】図８は従来のＤ／Ａコンバーターの構成
図である。このＤ／Ａコンバーターは、ラッチ８０１、
デコーダ８０２、分圧回路８０３とを備える。ラッチ８
０１は、３ビットのデジタルデータを保持する。
図である。このＤ／Ａコンバーターは、ラッチ８０１、
デコーダ８０２、分圧回路８０３とを備える。ラッチ８
０１は、３ビットのデジタルデータを保持する。
【０００３】デコーダ８０２は、ラッチ８０１からの３
ビットのデジタルデータをデコードし、その結果８本の
選択信号線のうち一つを有効とする。分圧回路８０３
は、８個のスイッチと７個の抵抗とからなり、デコーダ
８０２からの選択信号線に対応する電圧値を出力する。
この例では、３ビットのデジタルデータが、デコーダ８
０２によりその値に応じた選択信号に変換される。この
選択信号により選択されたスイッチが閉じ、対応する電
圧値が出力される。
ビットのデジタルデータをデコードし、その結果８本の
選択信号線のうち一つを有効とする。分圧回路８０３
は、８個のスイッチと７個の抵抗とからなり、デコーダ
８０２からの選択信号線に対応する電圧値を出力する。
この例では、３ビットのデジタルデータが、デコーダ８
０２によりその値に応じた選択信号に変換される。この
選択信号により選択されたスイッチが閉じ、対応する電
圧値が出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、以上の
ような構成のＤ／Ａコンバーターでは、Ｄ／Ａ変換の分
解能をあげるためには、抵抗及びスイッチの個数を増や
す必要がある。例えば８ビットの分解能を得るためには
２５６（＝２8）個の、１１ビットの分解能を得るため
には２，０４８（＝２11）個のスイッチが必要となり、
その結果、チップ面積も、指数関数的に増えていくとい
う問題があった。
ような構成のＤ／Ａコンバーターでは、Ｄ／Ａ変換の分
解能をあげるためには、抵抗及びスイッチの個数を増や
す必要がある。例えば８ビットの分解能を得るためには
２５６（＝２8）個の、１１ビットの分解能を得るため
には２，０４８（＝２11）個のスイッチが必要となり、
その結果、チップ面積も、指数関数的に増えていくとい
う問題があった。
【０００５】本発明は、チップ面積のわずかな増大で分
解能をあげることのできるＤ／Ａ変換回路を提供するこ
とを目的とする。
解能をあげることのできるＤ／Ａ変換回路を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
請求項１の発明は、ｎ＋ｍビットデータの下位ｍビット
を、その値に応じた論理”１”のビットを持つビット系
列に変換する変換手段と、ビット系列の各ビットを上位
ｎビットとを加算する加算手段と、各加算結果をアナロ
グ値に変換するＤ／Ａコンバーターと、Ｄ／Ａコンバー
ターからの各アナログ値を平滑化する平滑化手段とを備
える。
請求項１の発明は、ｎ＋ｍビットデータの下位ｍビット
を、その値に応じた論理”１”のビットを持つビット系
列に変換する変換手段と、ビット系列の各ビットを上位
ｎビットとを加算する加算手段と、各加算結果をアナロ
グ値に変換するＤ／Ａコンバーターと、Ｄ／Ａコンバー
ターからの各アナログ値を平滑化する平滑化手段とを備
える。
【０００７】請求項２の発明は、前記変換手段として、
ｍビットデータをｍビット長のシリアルデータにパルス
数変調するＰＮＭ回路と、ｍビットデータをｍビット長
のシリアルデータにパルス幅変調するＰＷＭ回路の何れ
かを備える。請求項３の発明は、前記ＰＮＭ回路とし
て、シリアルデータの１ビットを周期とする基本クロッ
クを生成する発振回路と、基本クロックを２のべき乗倍
に分周し、２から２m までのｍ種類の分周クロックを生
成する分周回路と、下位ｍビットの各ビットに対応して
設けられ、当該ビットが論理”１”であるとき、当該の
重みと同数の論理”１”のパルスを有するシリアルデー
タをそれぞれ出力するｍ個の論理積回路と、ｍ個の論理
積回路からのｍ個の出力の論理和をとる論理和回路とを
備え、下位からｉ（ｉ＝１，２，．．，ｍ）番目に対応
する論理積回路は、ｍビット中の下位からｉ番目のビッ
トと、２m-i+1 分周クロックと、２から２m-i までのｍ
−ｉ種類の各分周クロックを反転したものとの論理積を
とる。
ｍビットデータをｍビット長のシリアルデータにパルス
数変調するＰＮＭ回路と、ｍビットデータをｍビット長
のシリアルデータにパルス幅変調するＰＷＭ回路の何れ
かを備える。請求項３の発明は、前記ＰＮＭ回路とし
て、シリアルデータの１ビットを周期とする基本クロッ
クを生成する発振回路と、基本クロックを２のべき乗倍
に分周し、２から２m までのｍ種類の分周クロックを生
成する分周回路と、下位ｍビットの各ビットに対応して
設けられ、当該ビットが論理”１”であるとき、当該の
重みと同数の論理”１”のパルスを有するシリアルデー
タをそれぞれ出力するｍ個の論理積回路と、ｍ個の論理
積回路からのｍ個の出力の論理和をとる論理和回路とを
備え、下位からｉ（ｉ＝１，２，．．，ｍ）番目に対応
する論理積回路は、ｍビット中の下位からｉ番目のビッ
トと、２m-i+1 分周クロックと、２から２m-i までのｍ
−ｉ種類の各分周クロックを反転したものとの論理積を
とる。
【０００８】請求項４の発明は、前記加算手段として、
ｎビットデータに１を加算する加算器と、ビット系列の
ビットが”１”であり、かつ前記加算器による加算の結
果、ｎビットからのキャリーが無いことを判別する論理
積回路と、ビット系列のビットが”１”であり、かつ前
記加算器による加算の結果、ｎビットからのキャリーが
無いときは、前記加算の結果を出力し、それ以外のとき
は、加算前のｎビットデータをそのまま出力するセレク
タとを備える。
ｎビットデータに１を加算する加算器と、ビット系列の
ビットが”１”であり、かつ前記加算器による加算の結
果、ｎビットからのキャリーが無いことを判別する論理
積回路と、ビット系列のビットが”１”であり、かつ前
記加算器による加算の結果、ｎビットからのキャリーが
無いときは、前記加算の結果を出力し、それ以外のとき
は、加算前のｎビットデータをそのまま出力するセレク
タとを備える。
【０００９】請求項５の発明は、前記平滑化手段とし
て、シリアルデータの１ビット長の２m 倍の周期を持つ
周波数より高い周波数成分を除去するローパスフィルタ
を備える。
て、シリアルデータの１ビット長の２m 倍の周期を持つ
周波数より高い周波数成分を除去するローパスフィルタ
を備える。
【００１０】
【作用】上記の手段により請求項１の発明に係るＤ／Ａ
変換回路では、変換手段は、ｎ＋ｍビットデータの下位
ｍビットを、その値に応じた論理”１”のビットを持つ
ビット系列に変換する。加算手段は、ビット系列の各ビ
ットと上位ｎビットとを加算する。Ｄ／Ａコンバーター
は、各加算結果をアナログ値に変換する。平滑化手段
は、Ｄ／Ａコンバーターからの各アナログ値を平滑化す
る。
変換回路では、変換手段は、ｎ＋ｍビットデータの下位
ｍビットを、その値に応じた論理”１”のビットを持つ
ビット系列に変換する。加算手段は、ビット系列の各ビ
ットと上位ｎビットとを加算する。Ｄ／Ａコンバーター
は、各加算結果をアナログ値に変換する。平滑化手段
は、Ｄ／Ａコンバーターからの各アナログ値を平滑化す
る。
【００１１】請求項２の発明に係るＤ／Ａ変換回路で
は、請求項１の発明において、変換手段としてＰＮＭ回
路とＰＷＭ回路の何れかを備える。ＰＮＭ回路は、ｍビ
ットデータをｍビット長のシリアルデータにパルス数変
調する。ＰＷＭ回路は、ｍビットデータをｍビット長の
シリアルデータにパルス幅変調する。請求項３の発明に
係るＤ／Ａ変換回路では、請求項２の発明において、Ｐ
ＮＭ回路は、発振回路と、分周回路と、ｍ個の論理積回
路と、論理和回路とを備える。発振回路は、シリアルデ
ータの１ビットを周期とする基本クロックを生成する。
分周回路は、基本クロックを２のべき乗倍に分周し、２
から２mまでのｍ種類の分周クロックを生成する。ｍ個
の論理積回路は、下位ｍビットの各ビットに対応して設
けられる。下位からｉ（ｉ＝１，２，．．，ｍ）番目に
対応する論理積回路は、ｍビット中の下位からｉ番目の
ビットと、２m-i+1分周クロックと、２から２m-iまでの
ｍ−ｉ種類の各分周クロックを反転したものとの論理積
をとり、当該ビットが論理”１”であるとき、当該の重
みと同数の論理”１”のパルスを有するシリアルデータ
をそれぞれ出力する。論理和回路は、ｍ個の論理積回路
からのｍ個の出力の論理和をとる。
は、請求項１の発明において、変換手段としてＰＮＭ回
路とＰＷＭ回路の何れかを備える。ＰＮＭ回路は、ｍビ
ットデータをｍビット長のシリアルデータにパルス数変
調する。ＰＷＭ回路は、ｍビットデータをｍビット長の
シリアルデータにパルス幅変調する。請求項３の発明に
係るＤ／Ａ変換回路では、請求項２の発明において、Ｐ
ＮＭ回路は、発振回路と、分周回路と、ｍ個の論理積回
路と、論理和回路とを備える。発振回路は、シリアルデ
ータの１ビットを周期とする基本クロックを生成する。
分周回路は、基本クロックを２のべき乗倍に分周し、２
から２mまでのｍ種類の分周クロックを生成する。ｍ個
の論理積回路は、下位ｍビットの各ビットに対応して設
けられる。下位からｉ（ｉ＝１，２，．．，ｍ）番目に
対応する論理積回路は、ｍビット中の下位からｉ番目の
ビットと、２m-i+1分周クロックと、２から２m-iまでの
ｍ−ｉ種類の各分周クロックを反転したものとの論理積
をとり、当該ビットが論理”１”であるとき、当該の重
みと同数の論理”１”のパルスを有するシリアルデータ
をそれぞれ出力する。論理和回路は、ｍ個の論理積回路
からのｍ個の出力の論理和をとる。
【００１２】請求項４の発明に係るＤ／Ａ変換回路で
は、請求項１、２又は３の発明において、加算手段は、
加算器と、論理積回路と、セレクタとを備える。加算器
は、ｎビットデータに１を加算する。論理積回路は、ビ
ット系列のビットが”１”であり、かつ前記加算器によ
る加算の結果、ｎビットからのキャリーが無いことを判
別する。セレクタは、ビット系列のビットが”１”であ
り、かつ前記加算器による加算の結果、ｎビットからの
キャリーが無いときは、前記加算の結果を出力し、それ
以外のときは、加算前のｎビットデータをそのまま出力
する。
は、請求項１、２又は３の発明において、加算手段は、
加算器と、論理積回路と、セレクタとを備える。加算器
は、ｎビットデータに１を加算する。論理積回路は、ビ
ット系列のビットが”１”であり、かつ前記加算器によ
る加算の結果、ｎビットからのキャリーが無いことを判
別する。セレクタは、ビット系列のビットが”１”であ
り、かつ前記加算器による加算の結果、ｎビットからの
キャリーが無いときは、前記加算の結果を出力し、それ
以外のときは、加算前のｎビットデータをそのまま出力
する。
【００１３】請求項５の発明に係るＤ／Ａ変換回路で
は、請求項１、２、３又は４の発明において、平滑化手
段として、ローパスフィルタを備える。ローパスフィル
タは、シリアルデータの１ビット長の２m倍の周期を持
つ周波数より高い周波数成分を除去する。
は、請求項１、２、３又は４の発明において、平滑化手
段として、ローパスフィルタを備える。ローパスフィル
タは、シリアルデータの１ビット長の２m倍の周期を持
つ周波数より高い周波数成分を除去する。
【００１４】
【実施例】図１は、本発明のＤ／Ａ変換回路のブロック
図である。このＤ／Ａ変換回路は、ラッチ１０１、クロ
ック供給回路１０４、データ変換回路１０５、加算回路
１０７、Ｄ／Ａコンバーター１０９、ローパスフィルタ
１１１を備える。図中の１０２はラッチ１０１の上位８
ビットのデジタルデータである。１０３はラッチ１０１
の下位３ビットのデジタルデータである。また、１０６
はデータ変換回路１０５で変換されたシリアルデータで
ある。１０８は加算回路１０７で加算した結果得られた
デジタルデータである。１１０はＤ／Ａコンバーター１
０９でＤ／Ａ変換することで得られたアナログ電圧値で
ある。１１２は、アナログ電圧値１１０をローパスフィ
ルタ１１１で平滑化して得られた平均電圧値である。
図である。このＤ／Ａ変換回路は、ラッチ１０１、クロ
ック供給回路１０４、データ変換回路１０５、加算回路
１０７、Ｄ／Ａコンバーター１０９、ローパスフィルタ
１１１を備える。図中の１０２はラッチ１０１の上位８
ビットのデジタルデータである。１０３はラッチ１０１
の下位３ビットのデジタルデータである。また、１０６
はデータ変換回路１０５で変換されたシリアルデータで
ある。１０８は加算回路１０７で加算した結果得られた
デジタルデータである。１１０はＤ／Ａコンバーター１
０９でＤ／Ａ変換することで得られたアナログ電圧値で
ある。１１２は、アナログ電圧値１１０をローパスフィ
ルタ１１１で平滑化して得られた平均電圧値である。
【００１５】同図において、ラッチ１０１は変換すべき
１１ビットのデジタルデータを保持する。クロック供給
回路１０４は、周期Ｔのクロック信号をデータ変換回路
１０５に供給する。データ変換回路１０５は、ラッチ１
０１からの下位３ビットのパラレルデータをその値に応
じた論理”１”の割合を持つ８ビット（８Ｔ）長のシリ
アルデータに変換する。このシリアルデータは、クロッ
ク供給回路１０４のクロック周期の８倍の長さを有する
区間を有効長とする。
１１ビットのデジタルデータを保持する。クロック供給
回路１０４は、周期Ｔのクロック信号をデータ変換回路
１０５に供給する。データ変換回路１０５は、ラッチ１
０１からの下位３ビットのパラレルデータをその値に応
じた論理”１”の割合を持つ８ビット（８Ｔ）長のシリ
アルデータに変換する。このシリアルデータは、クロッ
ク供給回路１０４のクロック周期の８倍の長さを有する
区間を有効長とする。
【００１６】加算回路１０７は、ラッチ１０１の上位８
ビットのデータ１０２と、シリアルデータ１０６の各ビ
ットとをクロック供給回路１０４の１クロックタイミン
グ毎に加算する。この時、加算の結果、８ビットから９
ビットへのキャリーがあったときは、８ビットデータ１
０２をそのまま出力する。Ｄ／Ａコンバーター１０９
は、従来の技術を用いた分解能８ビットのＤ／Ａコンバ
ーターである。
ビットのデータ１０２と、シリアルデータ１０６の各ビ
ットとをクロック供給回路１０４の１クロックタイミン
グ毎に加算する。この時、加算の結果、８ビットから９
ビットへのキャリーがあったときは、８ビットデータ１
０２をそのまま出力する。Ｄ／Ａコンバーター１０９
は、従来の技術を用いた分解能８ビットのＤ／Ａコンバ
ーターである。
【００１７】ローパスフィルタ１１１は、アナログ電圧
値１１０を平滑化し平均電圧値を得る。このローパスフ
ィルタ１１１の内部構成図を図７に示す。図２はデータ
変換回路１０５の詳細な構成を示す回路図である。この
データ変換回路１０５は、３段のＴフリップフロップ２
０１、２０２、２０３と、３つの論理積回路２０４、２
０５、２０６、２つのＮＯＴ回路２０７、２０８及び１
個の論理和回路２０９から構成される。
値１１０を平滑化し平均電圧値を得る。このローパスフ
ィルタ１１１の内部構成図を図７に示す。図２はデータ
変換回路１０５の詳細な構成を示す回路図である。この
データ変換回路１０５は、３段のＴフリップフロップ２
０１、２０２、２０３と、３つの論理積回路２０４、２
０５、２０６、２つのＮＯＴ回路２０７、２０８及び１
個の論理和回路２０９から構成される。
【００１８】Ｔフリップフロップ２０１、２０２、２０
３は、クロック供給回路１０４からのクロックを分周す
る。Ｔフリップフロップ２０１の出力は２分周、Ｔフリ
ップフロップ２０２の出力は４分周、Ｔフリップフロッ
プ２０３の出力は８分周されたクロック信号である。ク
ロック供給回路１０４からのクロックに対するそれぞれ
の出力を図３に示す。
３は、クロック供給回路１０４からのクロックを分周す
る。Ｔフリップフロップ２０１の出力は２分周、Ｔフリ
ップフロップ２０２の出力は４分周、Ｔフリップフロッ
プ２０３の出力は８分周されたクロック信号である。ク
ロック供給回路１０４からのクロックに対するそれぞれ
の出力を図３に示す。
【００１９】論理積回路２０４、２０５、２０６は、３
ビットデータ１０３のそれぞれのビットの重みに応じた
論理”１”の割合を持つ信号を出力する。各ビットが１
の場合のそれぞれの論理積回路の出力を図４に示す。同
図において、論理回路２０４の出力は、論理積回路２０
６の出力に対して、２2 ＝４倍の重みを持つもので４倍
のパルスを持つ。同様に論理積回路２０５は、２1 ＝２
倍のパルスを持つ。
ビットデータ１０３のそれぞれのビットの重みに応じた
論理”１”の割合を持つ信号を出力する。各ビットが１
の場合のそれぞれの論理積回路の出力を図４に示す。同
図において、論理回路２０４の出力は、論理積回路２０
６の出力に対して、２2 ＝４倍の重みを持つもので４倍
のパルスを持つ。同様に論理積回路２０５は、２1 ＝２
倍のパルスを持つ。
【００２０】ＮＯＴ回路２０７、２０８は、Ｔフリップ
フロップ２０１、２０２の出力を反転し、論理積回路２
０５、２０６に出力する。論理和回路２０９は、論理積
回路２０４、２０５、２０６の出力の論理和をとる。そ
の結果３ビットデータ１０３のそれぞれの数値（０００
〜１１１）に対応した論理”１”の割合を持つシリアル
データが得られる。論理和回路２０９の出力を図５に示
す。同図は、３ビットデータ１０３が、”０００”〜”
１１１”の場合のシリアルデータ１０６を表している。
フロップ２０１、２０２の出力を反転し、論理積回路２
０５、２０６に出力する。論理和回路２０９は、論理積
回路２０４、２０５、２０６の出力の論理和をとる。そ
の結果３ビットデータ１０３のそれぞれの数値（０００
〜１１１）に対応した論理”１”の割合を持つシリアル
データが得られる。論理和回路２０９の出力を図５に示
す。同図は、３ビットデータ１０３が、”０００”〜”
１１１”の場合のシリアルデータ１０６を表している。
【００２１】図６は、加算回路１０７の詳細な構成を示
すブロック図である。この加算回路１０７は、加算器６
０１、論理積回路６０２、セレクタ６０３から構成され
る。加算器６０１は、８ビットデータ１０２に１を加算
する。論理積回路６０２は、シリアルデータ１０６の値
が”１”であり、かつ加算器６０１による加算の結果、
８ビットから９ビットへのキャリーが無いとき”１”を
出力し、それ以外の時”０”を出力する。
すブロック図である。この加算回路１０７は、加算器６
０１、論理積回路６０２、セレクタ６０３から構成され
る。加算器６０１は、８ビットデータ１０２に１を加算
する。論理積回路６０２は、シリアルデータ１０６の値
が”１”であり、かつ加算器６０１による加算の結果、
８ビットから９ビットへのキャリーが無いとき”１”を
出力し、それ以外の時”０”を出力する。
【００２２】セレクタ６０３は、論理積回路６０２の出
力が”１”であるとき、加算器６０１による加算の結果
を８ビットデータ１０８として出力し、論理積回路６０
２の出力が”０”であるとき、８ビットデータ１０２を
そのまま８ビットデータ１０８として出力する。加算器
６０１による加算の結果、８ビットから９ビットへのキ
ャリーがあるような８ビットデータ１０２（すなわ
ち、”１１１１１１１１”）については、８ビットデー
タ１０２をそのまま８ビットデータ１０８として出力
し、加算器６０１のオーバーフローに対処している。
力が”１”であるとき、加算器６０１による加算の結果
を８ビットデータ１０８として出力し、論理積回路６０
２の出力が”０”であるとき、８ビットデータ１０２を
そのまま８ビットデータ１０８として出力する。加算器
６０１による加算の結果、８ビットから９ビットへのキ
ャリーがあるような８ビットデータ１０２（すなわ
ち、”１１１１１１１１”）については、８ビットデー
タ１０２をそのまま８ビットデータ１０８として出力
し、加算器６０１のオーバーフローに対処している。
【００２３】以上のように構成された本発明の実施例に
おけるＤ／Ａ変換回路について、その動作を説明する。
まず、ラッチ１０１の下位３ビットのパラレルデータ
は、クロック供給回路１０４からのクロックとともにデ
ータ変換回路１０５に入力され、８ビット長のシリアル
データ１０６に変換される。
おけるＤ／Ａ変換回路について、その動作を説明する。
まず、ラッチ１０１の下位３ビットのパラレルデータ
は、クロック供給回路１０４からのクロックとともにデ
ータ変換回路１０５に入力され、８ビット長のシリアル
データ１０６に変換される。
【００２４】このシリアルデータ１０６の各ビットとラ
ッチ１０１の１１ビットのうちの上位８ビットのデータ
１０２とが、加算回路１０７で加算される。その結果と
して得られる８ビットデータ１０８は、Ｄ／Ａコンバー
ター１０９に入力され、アナログ電圧値１１０が得られ
る。アナログ電圧値１１０は、ローパスフィルタ１１１
に通すことにより、平滑化され、目的とする平均電圧値
１１２が出力される。
ッチ１０１の１１ビットのうちの上位８ビットのデータ
１０２とが、加算回路１０７で加算される。その結果と
して得られる８ビットデータ１０８は、Ｄ／Ａコンバー
ター１０９に入力され、アナログ電圧値１１０が得られ
る。アナログ電圧値１１０は、ローパスフィルタ１１１
に通すことにより、平滑化され、目的とする平均電圧値
１１２が出力される。
【００２５】以上の動作により、従来の技術を用いた分
解能８ビットのＤ／Ａコンバーターを用いて１１ビット
のデータのＤ／Ａ変換が行える。なお、データ変換回路
１０５で使用するクロックの周期Ｔは、Ｄ／Ａコンバー
ター１０９の稼働できる周期よりも長ければよい。ま
た、上記実施例では、下位３ビットをシリアルデータに
変換することにより分解能を向上させる具体例を示した
が、下位３ビットに限らず任意のビット数ｍでもよい。
その場合、データ変換回路１０５は、Ｔフリップフロッ
プｍ個、論理積回路ｍ個、ＮＯＴ回路ｍ−１個、論理和
回路１個からなるものとなる。
解能８ビットのＤ／Ａコンバーターを用いて１１ビット
のデータのＤ／Ａ変換が行える。なお、データ変換回路
１０５で使用するクロックの周期Ｔは、Ｄ／Ａコンバー
ター１０９の稼働できる周期よりも長ければよい。ま
た、上記実施例では、下位３ビットをシリアルデータに
変換することにより分解能を向上させる具体例を示した
が、下位３ビットに限らず任意のビット数ｍでもよい。
その場合、データ変換回路１０５は、Ｔフリップフロッ
プｍ個、論理積回路ｍ個、ＮＯＴ回路ｍ−１個、論理和
回路１個からなるものとなる。
【００２６】
【発明の効果】以上のように、本発明のＤ／Ａ変換回路
によれば、チップ面積を増大することなくＤ／Ａ変換の
精度をＤ／Ａコンバーターの分解能以上にあげることが
できるという効果がある。
によれば、チップ面積を増大することなくＤ／Ａ変換の
精度をＤ／Ａコンバーターの分解能以上にあげることが
できるという効果がある。
【図１】本発明の一実施例におけるＤ／Ａ変換回路のブ
ロック図である。
ロック図である。
【図２】図１の中のデータ変換回路１０５の内部回路図
である。
である。
【図３】データ変換回路１０５においてクロック信号に
対するＴフリップフロップ２０１、２０２、２０３の出
力を示すタイミングチャートである。
対するＴフリップフロップ２０１、２０２、２０３の出
力を示すタイミングチャートである。
【図４】データ変換回路１０５においてクロック信号に
対する論理積回路２０４、２０５、２０６の出力を示す
タイミングチャートである。
対する論理積回路２０４、２０５、２０６の出力を示す
タイミングチャートである。
【図５】データ変換回路１０５においてクロック信号に
対する論理和回路２０９の出力を示すタイミングチャー
トである。
対する論理和回路２０９の出力を示すタイミングチャー
トである。
【図６】図１の中の加算回路１０７のブロック図であ
る。
る。
【図７】ローパスフィルタ１１１の内部構成図である。
【図８】従来のＤ／Ａコンバーターの構成図である。
１０１ ラッチ １０４ クロック供給回路 １０５ データ変換回路 １０７ 加算回路 １０９ Ｄ／Ａコンバーター １１１ ローパスフィルタ ２０１，２０２，２０３ Ｔフリップフロップ ２０４，２０５，２０６ 論理積回路 ２０７，２０８ ＮＯＴ回路 ２０９ 論理和回路 ６０１ 加算器 ６０２ 論理積回路 ６０３ セレクタ
Claims (5)
- 【請求項１】ｎビットＤ／Ａコンバーターを用いて、ｎ
＋ｍビットの分解能に向上させたｎ＋ｍビットＤ／Ａ変
換回路であって、 ｎ＋ｍビットデータの下位ｍビットを、その値に応じた
論理”１”のビットを持つビット系列に変換する変換手
段と、 ビット系列の各ビットと上位ｎビットとを加算する加算
手段と、 各加算結果をアナログ値に変換するＤ／Ａコンバーター
と、 Ｄ／Ａコンバーターからの各アナログ値を平滑化する平
滑化手段とを備えることを特徴とするＤ／Ａ変換回路。 - 【請求項２】 前記変換手段は、 ｍビットデータをｍビット長のシリアルデータにパルス
数変調するＰＮＭ回路と、 ｍビットデータをｍビット長のシリアルデータにパルス
幅変調するＰＷＭ回路の何れかであることを特徴とする
請求項１記載のＤ／Ａ変換回路。 - 【請求項３】 前記ＰＮＭ回路は、 シリアルデータの１ビットを周期とする基本クロックを
生成する発振回路と、 基本クロックを２のべき乗倍に分周し、２から２m まで
のｍ種類の分周クロックを生成する分周回路と、 下位ｍビットの各ビットに対応して設けられ、当該ビッ
トが論理”１”である時、当該の重みと同数の論理”
１”のパルスを有するシリアルデータをそれぞれ出力す
るｍ個の論理積回路と、 ｍ個の論理積回路からのｍ個の出力の論理和をとる論理
和回路とを備え、 下位からｉ（ｉ＝１，２，．．，ｍ）番目に対応する論
理積回路は、ｍビット中の下位からｉ番目のビットと、
２m-i+1 分周クロックと、２から２m-i までのｍ−ｉ種
類の各分周クロックを反転したものとの論理積をとるこ
とを特徴とする請求項２記載のＤ／Ａ変換回路。 - 【請求項４】 前記加算手段は、 ｎビットデータに１を加算する加算器と、 ビット系列のビットが”１”であり、かつ前記加算器に
よる加算の結果、ｎビットからのキャリーが無いことを
判別する論理積回路と、 ビット系列のビットが”１”であり、かつ前記加算器に
よる加算の結果、ｎビットからのキャリーが無いとき
は、前記加算の結果を出力し、それ以外のときは、加算
前のｎビットデータをそのまま出力するセレクタとを備
えることを特徴とする請求項１、２又は３記載のＤ／Ａ
変換回路。 - 【請求項５】 前記平滑化手段は、 ローパスフィルタであり、シリアルデータの１ビット長
の２m 倍の周期を持つ周波数より高い周波数成分を除去
するようにカットオフ周波数を設定したものであること
を特徴とする請求項１、２、３又は４記載のＤ／Ａ変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24021395A JPH0983368A (ja) | 1995-09-19 | 1995-09-19 | Ｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24021395A JPH0983368A (ja) | 1995-09-19 | 1995-09-19 | Ｄ／ａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983368A true JPH0983368A (ja) | 1997-03-28 |
Family
ID=17056139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24021395A Pending JPH0983368A (ja) | 1995-09-19 | 1995-09-19 | Ｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0983368A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456217B1 (en) | 1999-09-02 | 2002-09-24 | Nec Corporation | Digital/analog converter having delta-sigma type pulse modulation circuit |
| EP1538756A2 (en) * | 2003-12-05 | 2005-06-08 | Thomson Licensing S.A. | Means for increasing the resolution of a digital-to-analog converter in a servo regulating circuit |
-
1995
- 1995-09-19 JP JP24021395A patent/JPH0983368A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456217B1 (en) | 1999-09-02 | 2002-09-24 | Nec Corporation | Digital/analog converter having delta-sigma type pulse modulation circuit |
| EP1538756A2 (en) * | 2003-12-05 | 2005-06-08 | Thomson Licensing S.A. | Means for increasing the resolution of a digital-to-analog converter in a servo regulating circuit |
| EP1538756A3 (en) * | 2003-12-05 | 2005-08-24 | Thomson Licensing S.A. | Means for increasing the resolution of a digital-to-analog converter in a servo regulating circuit |
| US7408861B2 (en) | 2003-12-05 | 2008-08-05 | Thomson Licensing | Recording or reproduction apparatus for optical recording media having means for increasing the resolution of a digital-to-analog converter in the servo regulating circuit |
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