JPH09261015A - 周波数可変のパルス波形発生回路 - Google Patents
周波数可変のパルス波形発生回路Info
- Publication number
- JPH09261015A JPH09261015A JP8090195A JP9019596A JPH09261015A JP H09261015 A JPH09261015 A JP H09261015A JP 8090195 A JP8090195 A JP 8090195A JP 9019596 A JP9019596 A JP 9019596A JP H09261015 A JPH09261015 A JP H09261015A
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- JP
- Japan
- Prior art keywords
- frequency
- output
- pulse
- data
- bit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】 簡単な構成で周波数設定データに正比例した
周波数のパルス出力を得ることによりステップモータ制
御を容易とし、かつ回路部品点数を減少させる。 【解決手段】 Ｎビット加算器２の出力データを保持す
る保持回路出力データとパルス周波数設定データＤを加
算器２で加算し、Ｎビット保持回路３において基本クロ
ックパルスの立ち上がりエッジでクロック周期毎に加算
器出力を保持する。保持回路３からはクロック毎に保持
データの最上位ビットが出力される。保持データが２
N-1 を越えると桁あふれを生じ、この桁あふれの期間
（クロック周期の２N ／Ｄ倍）を周期とする出力パルス
をＮビット保持回路３から出力する。出力パルスの周波
数は、クロック周波数のＤ／２N 倍となるので、周波数
設定データＤと正比例の関係をもつことができる。
周波数のパルス出力を得ることによりステップモータ制
御を容易とし、かつ回路部品点数を減少させる。 【解決手段】 Ｎビット加算器２の出力データを保持す
る保持回路出力データとパルス周波数設定データＤを加
算器２で加算し、Ｎビット保持回路３において基本クロ
ックパルスの立ち上がりエッジでクロック周期毎に加算
器出力を保持する。保持回路３からはクロック毎に保持
データの最上位ビットが出力される。保持データが２
N-1 を越えると桁あふれを生じ、この桁あふれの期間
（クロック周期の２N ／Ｄ倍）を周期とする出力パルス
をＮビット保持回路３から出力する。出力パルスの周波
数は、クロック周波数のＤ／２N 倍となるので、周波数
設定データＤと正比例の関係をもつことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、周波数可変のパル
ス波形発生回路に関し、特に回路外部からステップモー
タ速度設定データを任意に設定できるパルス波形発生回
路に関する。
ス波形発生回路に関し、特に回路外部からステップモー
タ速度設定データを任意に設定できるパルス波形発生回
路に関する。
【０００２】
【従来の技術】従来のステップモータを駆動するパルス
波形発生回路は、回路を簡単化するために単一のクロッ
ク発振器を利用して任意の周波数のパルス波形を発生さ
せている。図４は従来のプログラマブル分周器を用いた
パルス波形発生回路のブロック図である。図４におい
て、基本クロック発振器１により発振した基本クロック
信号は、分周数を設定・変更できるプログラマブル分周
器４に入力される。一方外部からのパルス周波数設定デ
ータＤは、周波数−分周数変換回路５で分周数設定デー
タに変換され、プログラマブル分周器４に入力される。
この分周数設定データによりプログラマブル分周器４が
制御され、分周されたパルス波形のみがプログラマブル
分周器４から出力される。
波形発生回路は、回路を簡単化するために単一のクロッ
ク発振器を利用して任意の周波数のパルス波形を発生さ
せている。図４は従来のプログラマブル分周器を用いた
パルス波形発生回路のブロック図である。図４におい
て、基本クロック発振器１により発振した基本クロック
信号は、分周数を設定・変更できるプログラマブル分周
器４に入力される。一方外部からのパルス周波数設定デ
ータＤは、周波数−分周数変換回路５で分周数設定デー
タに変換され、プログラマブル分周器４に入力される。
この分周数設定データによりプログラマブル分周器４が
制御され、分周されたパルス波形のみがプログラマブル
分周器４から出力される。
【０００３】図５は他の従来例である複数分周器を用い
たパルス波形発生回路のブロック図である。図５におい
て、基本クロック発振器１により発振した基本クロック
信号は、分周数がそれぞれ異なる複数の分周器６に入力
される。各分周器６からの異なった周波数のパルス波形
は出力選択器７に入力される。一方外部からのパルス周
波数設定データＤを出力選択器７に入力することにより
そのデータが解析され、設定データに該当する分周器の
出力だけが選択されて出力選択器７から出力される。
たパルス波形発生回路のブロック図である。図５におい
て、基本クロック発振器１により発振した基本クロック
信号は、分周数がそれぞれ異なる複数の分周器６に入力
される。各分周器６からの異なった周波数のパルス波形
は出力選択器７に入力される。一方外部からのパルス周
波数設定データＤを出力選択器７に入力することにより
そのデータが解析され、設定データに該当する分周器の
出力だけが選択されて出力選択器７から出力される。
【０００４】
【発明が解決しようとする課題】図４の回路では、出力
パルス波形の周波数ｆout は次式で表される。
パルス波形の周波数ｆout は次式で表される。
【０００５】 ｆout＝ｆclk／Ｎ ・・・（１） ｆclk ：基本クロック発振回路周波数 Ｎ ：分周器の設定分周数 出力パルス波形の周波数は、設定分周数Ｎの種類だけ変
化させることができ、また分周器の設定分周数Ｎに反比
例する。
化させることができ、また分周器の設定分周数Ｎに反比
例する。
【０００６】よって、出力パルス波形の周波数をパルス
周波数設定データＤに正比例させるためには、パルス周
波数設定データＤの逆数を計算するための周波数−分周
数変換回路が必要となり、回路が複雑化し、部品点数が
増加してしまうという問題があった。
周波数設定データＤに正比例させるためには、パルス周
波数設定データＤの逆数を計算するための周波数−分周
数変換回路が必要となり、回路が複雑化し、部品点数が
増加してしまうという問題があった。
【０００７】また図５の回路では、出力選択回路にパル
ス速度（周波数）−分周数変換機能をあらかじめ含ませ
ておくことで、出力パルス波形の周波数をパルス周波数
データに正比例させることができるが、出力パルス波形
の周波数の種類を多くとるためには、複数の分周器が必
要となり部品点数が増加してしまうという問題があっ
た。
ス速度（周波数）−分周数変換機能をあらかじめ含ませ
ておくことで、出力パルス波形の周波数をパルス周波数
データに正比例させることができるが、出力パルス波形
の周波数の種類を多くとるためには、複数の分周器が必
要となり部品点数が増加してしまうという問題があっ
た。
【０００８】本発明は上記の課題に鑑み、簡単な構成で
ステップモータの制御が容易に行える周波数可変のパル
ス波形発生回路を提供することを目的とする。
ステップモータの制御が容易に行える周波数可変のパル
ス波形発生回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明のパルス波形発生回路は、加算器の出
力データを保持する保持回路の出力データと、パルス周
波数設定データとを加算器で加算し、基本クロックパル
スの周期毎に加算器出力データを保持し、保持回路出力
の最上位ビットをパルス出力波形とするもので、これに
より外部から設定されるパルス周波数設定データに出力
パルス周波数が正比例するパルス波形を得る。
るために、本発明のパルス波形発生回路は、加算器の出
力データを保持する保持回路の出力データと、パルス周
波数設定データとを加算器で加算し、基本クロックパル
スの周期毎に加算器出力データを保持し、保持回路出力
の最上位ビットをパルス出力波形とするもので、これに
より外部から設定されるパルス周波数設定データに出力
パルス周波数が正比例するパルス波形を得る。
【００１０】
【発明の実施の形態】図１に本発明の一実施例に係るパ
ルス波形発生回路のブロック図を示す。この回路は、基
本クロック発振器１、Ｎビット加算器２、エッジ動作の
Ｎビット保持回路（Ｄ形フリップフロップ）３から構成
される。図１において、Ｎビット加算器２の入力にはパ
ルス周波数設定データＤとＮビット保持回路３出力デー
タが加わり、Ｎビット加算器２の出力は、基本クロック
の周期の立ち上がり（又は立ち下がり）毎に再保持され
るＮビット保持回路３に入力される。
ルス波形発生回路のブロック図を示す。この回路は、基
本クロック発振器１、Ｎビット加算器２、エッジ動作の
Ｎビット保持回路（Ｄ形フリップフロップ）３から構成
される。図１において、Ｎビット加算器２の入力にはパ
ルス周波数設定データＤとＮビット保持回路３出力デー
タが加わり、Ｎビット加算器２の出力は、基本クロック
の周期の立ち上がり（又は立ち下がり）毎に再保持され
るＮビット保持回路３に入力される。
【００１１】次に、このパルス波形発生回路の動作につ
いて図２のタイムチャートを参照して説明する。まず、
説明を容易にするためにあらかじめ次のように設定して
おく。なお、これらは特定の数値を示すものではない。
いて図２のタイムチャートを参照して説明する。まず、
説明を容易にするためにあらかじめ次のように設定して
おく。なお、これらは特定の数値を示すものではない。
【００１２】（１）保持回路３のサイズをＮビットとす
る。
る。
【００１３】（２）保持データの初期値ＡはＡ＜（２N
／２）とする。
／２）とする。
【００１４】（このとき、保持回路３出力の最上位ビッ
ト（パルス出力）はＬｏｗとなっている） （３）Ａ＋（ｎ＋１）Ｄ＞２N −１とする。
ト（パルス出力）はＬｏｗとなっている） （３）Ａ＋（ｎ＋１）Ｄ＞２N −１とする。
【００１５】（すなわち、このタイミンングで桁あふれ
が発生し、パルス出力がＬｏｗとなる） （４）Ｂ＝Ａ＋（ｎ＋１）Ｄ−２N とする。
が発生し、パルス出力がＬｏｗとなる） （４）Ｂ＝Ａ＋（ｎ＋１）Ｄ−２N とする。
【００１６】いま、パルス周波数設定データをＤに設定
したときの保持回路３の保持データをＡとすると、加算
器出力はＡ＋Ｄとなる。次回のクロックの立ち上がり
で、保持回路３の保持データはＡ＋Ｄに変更され、加算
器２の演算遅延時間後、加算器２出力はＡ＋２Ｄとな
る。以後クロック毎にこの動作を繰り返し、ｎ回目では
加算器２出力はＡ＋ｎＤになる。このように、保持デー
タはクロック毎にＤずつ増加し、その値が２Nに達する
瞬間に、桁あふれが発生し、保持データはＢになる。こ
のとき、保持回路３出力の最上位ビット（パルス出力）
はＨｉからＬｏｗに変化し、これ以後保持データの値が
２N−１を越える度に桁あふれが発生し、パルス出力が
ＨｉからＬｏｗに変化する。
したときの保持回路３の保持データをＡとすると、加算
器出力はＡ＋Ｄとなる。次回のクロックの立ち上がり
で、保持回路３の保持データはＡ＋Ｄに変更され、加算
器２の演算遅延時間後、加算器２出力はＡ＋２Ｄとな
る。以後クロック毎にこの動作を繰り返し、ｎ回目では
加算器２出力はＡ＋ｎＤになる。このように、保持デー
タはクロック毎にＤずつ増加し、その値が２Nに達する
瞬間に、桁あふれが発生し、保持データはＢになる。こ
のとき、保持回路３出力の最上位ビット（パルス出力）
はＨｉからＬｏｗに変化し、これ以後保持データの値が
２N−１を越える度に桁あふれが発生し、パルス出力が
ＨｉからＬｏｗに変化する。
【００１７】次に、保持データの桁あふれとパルス出力
の周波数との関係について、図３のタイムチャートを用
いて説明する。まず、保持データは１クロック毎に設定
データＤずつ増加し、保持データの内容が２N−１を越
える場合には、前に述べたように桁あふれが発生し、保
持データは一気に２Nだけ減少する。保持データの取り
得る値は０〜２N−１であるから、クロック周期の２N／
Ｄ倍の周期で保持データの内容は一巡する。パルス出力
は保持回路３出力の最上位ビットなので、保持データの
内容により次のような値をとる。
の周波数との関係について、図３のタイムチャートを用
いて説明する。まず、保持データは１クロック毎に設定
データＤずつ増加し、保持データの内容が２N−１を越
える場合には、前に述べたように桁あふれが発生し、保
持データは一気に２Nだけ減少する。保持データの取り
得る値は０〜２N−１であるから、クロック周期の２N／
Ｄ倍の周期で保持データの内容は一巡する。パルス出力
は保持回路３出力の最上位ビットなので、保持データの
内容により次のような値をとる。
【００１８】０≦保持データ≦２N-1−１の場合は、パ
ルス出力はＬｏｗで、２N-1−１＜保持データ≦２N−１
の場合には、パルス出力はＨｉとなる。
ルス出力はＬｏｗで、２N-1−１＜保持データ≦２N−１
の場合には、パルス出力はＨｉとなる。
【００１９】従って、パルス出力の周期Ｔout はＴout
＝（２N／Ｄ）・ＴCLKとなり、パルス出力の周波数はそ
の逆数で次式のように表される。
＝（２N／Ｄ）・ＴCLKとなり、パルス出力の周波数はそ
の逆数で次式のように表される。
【００２０】 ｆout＝（Ｄ／２N）・ｆCLK ・・・（２） 式（２）に示すように、本パルス波形発生回路は、パル
ス周波数設定データＤに正比例する周波数を有する出力
パルスを発生できる。また、この出力信号には、Ｄが２
N で割り切れないために生じるジッタが含まれるが、Ｄ
の最大値Ｄmaxに対して２N を充分大きくとることによ
り、許容できるレベルまでジッタを低減することが可能
である。
ス周波数設定データＤに正比例する周波数を有する出力
パルスを発生できる。また、この出力信号には、Ｄが２
N で割り切れないために生じるジッタが含まれるが、Ｄ
の最大値Ｄmaxに対して２N を充分大きくとることによ
り、許容できるレベルまでジッタを低減することが可能
である。
【００２１】
【発明の効果】以上説明したように本発明のパルス波形
発生回路は、保持回路の保持データが基本クロックの周
期毎にパルス周波数データだけ増加するようにしたの
で、パルス出力周波数をパルス周波数設定データに正比
例させることができ、ステップモータの制御が容易に行
える。これに使用する部品点数も極めて少なくて済む。
発生回路は、保持回路の保持データが基本クロックの周
期毎にパルス周波数データだけ増加するようにしたの
で、パルス出力周波数をパルス周波数設定データに正比
例させることができ、ステップモータの制御が容易に行
える。これに使用する部品点数も極めて少なくて済む。
【図１】 本発明のパルス波形発生回路のブロック図。
【図２】 加算器、保持回路の動作を示すタイムチャー
ト。
ト。
【図３】 パルス出力周波数の形成を説明するタイムチ
ャート。
ャート。
【図４】 従来のプログラマブル分周器を用いたパルス
波形発生回路のブロック図。
波形発生回路のブロック図。
【図５】 他の従来例の複数分周器を用いたパルス波形
発生回路のブロック図。
発生回路のブロック図。
１ 基本クロック発振器 ２ Ｎビット加算器 ３ Ｎビット保持回路
Claims (1)
- 【請求項１】 外部からの設定データにより決められた
周波数のパルス波形を発生する周波数可変のパルス波形
発生回路において、 Ｎビット加算器の出力データを保持するＮビット保持回
路の出力データと、パルス周波数設定データとを前記Ｎ
ビット加算器により加算し、基本クロックパルスの周期
ごとに加算器出力データを前記Ｎビット保持回路に保持
し、前記Ｎビット保持回路出力の最上位ビットをもって
パルス出力波形とすることを特徴とする周波数可変のパ
ルス波形発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8090195A JPH09261015A (ja) | 1996-03-19 | 1996-03-19 | 周波数可変のパルス波形発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8090195A JPH09261015A (ja) | 1996-03-19 | 1996-03-19 | 周波数可変のパルス波形発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09261015A true JPH09261015A (ja) | 1997-10-03 |
Family
ID=13991707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8090195A Pending JPH09261015A (ja) | 1996-03-19 | 1996-03-19 | 周波数可変のパルス波形発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09261015A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6822492B2 (en) | 2001-01-17 | 2004-11-23 | Mitsubishi Denki Kabushiki Kaisha | Variable-frequency pulse generator |
| US6859752B2 (en) | 2001-02-27 | 2005-02-22 | Mitsubishi Denki Kabushiki Kaisha | Speed adjustment control method |
| JP2008011655A (ja) * | 2006-06-29 | 2008-01-17 | Hitachi High-Technologies Corp | パルスモータ制御装置 |
-
1996
- 1996-03-19 JP JP8090195A patent/JPH09261015A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6822492B2 (en) | 2001-01-17 | 2004-11-23 | Mitsubishi Denki Kabushiki Kaisha | Variable-frequency pulse generator |
| DE10195741B3 (de) * | 2001-01-17 | 2013-06-13 | Mitsubishi Denki K.K. | Impulsgenerator mit variabler Frequenz |
| US6859752B2 (en) | 2001-02-27 | 2005-02-22 | Mitsubishi Denki Kabushiki Kaisha | Speed adjustment control method |
| JP2008011655A (ja) * | 2006-06-29 | 2008-01-17 | Hitachi High-Technologies Corp | パルスモータ制御装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20040316 Free format text: JAPANESE INTERMEDIATE CODE: A02 |