JPS61137414A - 簡易型デユ−テイ可変パルス発生回路 - Google Patents
簡易型デユ−テイ可変パルス発生回路Info
- Publication number
- JPS61137414A JPS61137414A JP59260229A JP26022984A JPS61137414A JP S61137414 A JPS61137414 A JP S61137414A JP 59260229 A JP59260229 A JP 59260229A JP 26022984 A JP26022984 A JP 26022984A JP S61137414 A JPS61137414 A JP S61137414A
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- JP
- Japan
- Prior art keywords
- shift register
- register
- bit
- bit pattern
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル回路において適用し得るデー−ティ
可変パルス発生回路に関するものである。
可変パルス発生回路に関するものである。
従来の技術
従来のディジタル回路で用いられるパルス発生回路では
、第２図のブロック図に示すように、クロック発生器１
、数個のフリップフロップ４を縦続接続したカウンタ、
クロック発生器１により供給される基準クロック信号２
、パルス発生回路のスタート／ストップ信５＋３、パル
ス発生回路の入力クロック信号６、パルス発生回路の出
力パルス６〜８により構成されることがよく行なわれる
。
、第２図のブロック図に示すように、クロック発生器１
、数個のフリップフロップ４を縦続接続したカウンタ、
クロック発生器１により供給される基準クロック信号２
、パルス発生回路のスタート／ストップ信５＋３、パル
ス発生回路の入力クロック信号６、パルス発生回路の出
力パルス６〜８により構成されることがよく行なわれる
。
パルス発生回路のスタート／ストップ信号３がオンのと
き、基準クロック信号２はパルス発生回路の入力クロノ
ク信ｌ８−６に伝達され、パルス発生回路はカウンタと
して動作を行ない、パルス発生回路の出力として％分周
パルスθ、Ｋ分周パルス、・・・・・・１／２ｎ分周パ
ルス８を得るものであった。
き、基準クロック信号２はパルス発生回路の入力クロノ
ク信ｌ８−６に伝達され、パルス発生回路はカウンタと
して動作を行ない、パルス発生回路の出力として％分周
パルスθ、Ｋ分周パルス、・・・・・・１／２ｎ分周パ
ルス８を得るものであった。
発明が解決しようとする問題点
このような従来の回路では、パルス発生回路の本発明は
上記問題点を解決するため、パルス発生回路にシフト・
レジスタを用い、デユーティを決めるビット・パターン
をシフト・レジスタに初期ロードできるようにし、シフ
ト・レジスタを回転シフトすることによりデユーティ可
変のパルス発生回路を得るものである。
上記問題点を解決するため、パルス発生回路にシフト・
レジスタを用い、デユーティを決めるビット・パターン
をシフト・レジスタに初期ロードできるようにし、シフ
ト・レジスタを回転シフトすることによりデユーティ可
変のパルス発生回路を得るものである。
作 用
本発明は上記した構成により、パルス発生回路の入力ク
ロック信号の周期をＴ１シフト・レジスタのビット数を
ｎビット、シフト・レジスタに初期ロードされるビット
・パターンの先頭からｍビットを１、ｎ−ｍピントを０
とすると、パルス発生回路の出力パルスの周期はｎＴ、
デユーティ比１００ ｍ／ｎ％のパルスとなり、ｍを変
化させることで１００／ｎ％精度でデユーティを変化さ
せ得るパルス発生回路を実現できる。゛ 実施例 第１図は本発明のデユーティ可変パルス発生回路の一実
施例を示すブロック図である。第１図において、１はク
ロック発生器、７はｎビット・シフトレジスタであって
、クロック発生器１の基準クロック信号２はスタート／
ストップ信号３がオンのとき、ｎビット・シフトレジス
タ７の入力クロノク信号５としてシフト動作を行なう。
ロック信号の周期をＴ１シフト・レジスタのビット数を
ｎビット、シフト・レジスタに初期ロードされるビット
・パターンの先頭からｍビットを１、ｎ−ｍピントを０
とすると、パルス発生回路の出力パルスの周期はｎＴ、
デユーティ比１００ ｍ／ｎ％のパルスとなり、ｍを変
化させることで１００／ｎ％精度でデユーティを変化さ
せ得るパルス発生回路を実現できる。゛ 実施例 第１図は本発明のデユーティ可変パルス発生回路の一実
施例を示すブロック図である。第１図において、１はク
ロック発生器、７はｎビット・シフトレジスタであって
、クロック発生器１の基準クロック信号２はスタート／
ストップ信号３がオンのとき、ｎビット・シフトレジス
タ７の入力クロノク信号５としてシフト動作を行なう。
６はデユーティを決めるｎビット・パターンを記憶する
ラッチ・レジスタであって、ロード信号４によってｎビ
ット・シフト・レジスタ７へｆｉ 列にロードを行なう
。８はｎビット・シフトレジスタの出力端子であって、
入力クロック信号６の１／ｎ分周パルスをラッチ・レジ
スタ６のｎピント・パターンに基づくデユーティで出力
する。また９はｎビ、ト・シフトレジスタの出力８をフ
ィードバックして第一段のシフト入力とするフィードバ
ック信号である。このような構成における回路の動作は
次のようになる。ｎピント・パターン記憶のラッチレジ
スタ６へ最上位ビットからｍ （（ｎ ）ビットを１、
ｉ５ｎ−ｍビットを０とするビット・パターンを外部よ
り設定を行ない、ロード信号４によりこのビットパター
ンをｎビット・シフト・レジスタ７へロードする。次に
スタート／ストップ信号３をオンにしてクロック発生器
１の基準クロック信号２を入力クロノク信号５へ伝達さ
せてｎビット・シフト・レジスタ７のシフト動作を行な
わせる。ｎビット・シフト・レジスタ７はフィードバッ
ク信号９によシ回転シフト動作を行なう。
ラッチ・レジスタであって、ロード信号４によってｎビ
ット・シフト・レジスタ７へｆｉ 列にロードを行なう
。８はｎビット・シフトレジスタの出力端子であって、
入力クロック信号６の１／ｎ分周パルスをラッチ・レジ
スタ６のｎピント・パターンに基づくデユーティで出力
する。また９はｎビ、ト・シフトレジスタの出力８をフ
ィードバックして第一段のシフト入力とするフィードバ
ック信号である。このような構成における回路の動作は
次のようになる。ｎピント・パターン記憶のラッチレジ
スタ６へ最上位ビットからｍ （（ｎ ）ビットを１、
ｉ５ｎ−ｍビットを０とするビット・パターンを外部よ
り設定を行ない、ロード信号４によりこのビットパター
ンをｎビット・シフト・レジスタ７へロードする。次に
スタート／ストップ信号３をオンにしてクロック発生器
１の基準クロック信号２を入力クロノク信号５へ伝達さ
せてｎビット・シフト・レジスタ７のシフト動作を行な
わせる。ｎビット・シフト・レジスタ７はフィードバッ
ク信号９によシ回転シフト動作を行なう。
この回転シフト動作により、入力クロノク信号Ｓ１すな
わちクロック発生器１の基準クロック信号２の周期をＴ
としたとき、一回転シフトはｎクロックであり、パルス
出力８の周期はｎＴとなる。また、ｎビット・シフト・
レジスタ７の初期ビット・パターンはラッチ・レジスタ
６に対応するから、パルス出力８は（ｎ−ｍ）Ｔの期間
０．ｍＴの期間１となり、デユーティ比は１００ ｍ／
ｎ ％ となる。
わちクロック発生器１の基準クロック信号２の周期をＴ
としたとき、一回転シフトはｎクロックであり、パルス
出力８の周期はｎＴとなる。また、ｎビット・シフト・
レジスタ７の初期ビット・パターンはラッチ・レジスタ
６に対応するから、パルス出力８は（ｎ−ｍ）Ｔの期間
０．ｍＴの期間１となり、デユーティ比は１００ ｍ／
ｎ ％ となる。
発明の効果
以上述べてきたように、本発明によれば、きわめて簡単
な構成によりデユーティ可変パルス発生回路が得られ、
実用的に有用である。
な構成によりデユーティ可変パルス発生回路が得られ、
実用的に有用である。
第１図は本発明の一実施例における簡易型デユーティ可
変パルス発生回路を示すブロック図、第２図は従来のカ
ウンタを用いたパルス発生回路を示すブロック図である
。 １・・・・・・クロック発生器、２・・・・・・基準ク
ロック信号、３・・・・・・スタート／ストップ信号、
４・・・・・・ロード信号、６・・・・・・入力クロッ
ク信号、６・・・・・・ラッチ・レジスタ、７・・・・
・・シフト・レジスタ、８・・・・・・出力パルス、９
・・・・・・フィードバック信号。
変パルス発生回路を示すブロック図、第２図は従来のカ
ウンタを用いたパルス発生回路を示すブロック図である
。 １・・・・・・クロック発生器、２・・・・・・基準ク
ロック信号、３・・・・・・スタート／ストップ信号、
４・・・・・・ロード信号、６・・・・・・入力クロッ
ク信号、６・・・・・・ラッチ・レジスタ、７・・・・
・・シフト・レジスタ、８・・・・・・出力パルス、９
・・・・・・フィードバック信号。
Claims (1)
- クロック発生器、ラッチ・レジスタ、シフト・レジスタ
から構成され、前記ラッチ・レジスタに設定したビット
・パターンを前記シフト・レジスタにロードし、前記ク
ロック発生器から供給されるシフト・パルスにより前記
シフト・レジスタを回転シフトさせることにより、出力
として前記ラッチ・レジスタのビットパターンとして与
えられたデューティのパルスを得る簡易型デューティ可
変パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260229A JPS61137414A (ja) | 1984-12-10 | 1984-12-10 | 簡易型デユ−テイ可変パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260229A JPS61137414A (ja) | 1984-12-10 | 1984-12-10 | 簡易型デユ−テイ可変パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61137414A true JPS61137414A (ja) | 1986-06-25 |
Family
ID=17345142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59260229A Pending JPS61137414A (ja) | 1984-12-10 | 1984-12-10 | 簡易型デユ−テイ可変パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61137414A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851676A2 (en) * | 1996-12-30 | 1998-07-01 | Eastman Kodak Company | Programmable clock generator for an imaging device |
-
1984
- 1984-12-10 JP JP59260229A patent/JPS61137414A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851676A2 (en) * | 1996-12-30 | 1998-07-01 | Eastman Kodak Company | Programmable clock generator for an imaging device |
| EP0851676A3 (en) * | 1996-12-30 | 1999-07-28 | Eastman Kodak Company | Programmable clock generator for an imaging device |
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