KR950002296B1 - 펄스폭 변조(pwm)방식의 모터 제어시스템의 제어된 pwm신호 발생장치 - Google Patents

Abstract

내용 없음.

Description

펄스폭 변조(PWM)방식의 모터 제어시스템의 제어된 PWM신호 발생장치

제 1 도는 본 발명의 제어된 PWM신호를 발생하기 위한 회로구성의 블록도.

제 2 도는 제 1 도에서의 프리셋 카운터에 대한 본 발명의 상세 회로도.

제 3 도는 제 2 도에서의 DRAM 플립플롭에 대한 상세 구성도.

제 4 도는 제 2 도의 각부 파형도.

제 5 도는 종래의 제어된 PWM 신호발생을 위한 회로구성도이다.

본 발명은 PWM(pulse width modulaton : 펄스폭 변조) 방식의 모터 제어시스템에 관한 것으로, 특히 모터 회전수에 관계된 다양한 펄스폭의 생성을 위해 보다 안정되고 간이화된 개선된 PWM방식의 모터 제어시스템의 제어된 PWM신호 발생장치에 관한 것이다.

비디오 또는 음향에 관련한 제품으로서 DAT나 VCR, 또는 LDP(Lazer Disc Player)등과 같은 류의 제품에서는 모터를 장착하고 있어 고정도의 정확한 모터 제어시스템이 장치되어야 한다. 상기와 같은 전자제품군은 모터제어에 있어 특히 펄스폭 변조 방식을 사용하는 경향이 있다. 디지탈적으로 제어가 용이하고 고정 밀도를 유리하는 장점을 얻기 위해서 PWM방식의 모터 제어시스템은 다음과 같은 예에서 더욱 상세히 그 내용을 알 수 있다.

제 5 도는 종래의 PWM 제어시스템에 포함된 PWM신호 생성회로의 예를 나타낸 것이다. PWM신호는 비교신호에 기초하여 생성된다. 비교신호는 이를테면 주파수 발생기(FG : Frequency Generator)로부터 출력되는 펄스신호로서 모터의 회전하는 속도가 느리면 FG의 발생주파수도 따라서 낮아지고 반면에 모터 회전속도가 빠르게 되면 FG발생주파수는 높아진다.

모터속도에 대응하는 주파수로 변환된 펄스파형은 카운터블록(10)에 입력되어 카운터에 의해 구체적으로 속도값을 산정하게 된다. 도면에서는 9비트로 속도값을 표현하도록 된 경우를 도식적으로 나타내고 있다. 카운터된 값은 제 1 클럭(CLK₁)에 의해 동기되어 제 1 의 래치(20)로 전달된다. 제 1 의 래치(20)에 전달된 데이타는 제 2 클럭(CLK₂)에 의해 동기되어 제 2 의 래치(30)로 전달된다.

제 2 래치 (30)에 머무른 데이타 값은 듀티를 조정케하는 자원이 된다. 제 2 래치에 전달된 카운트 값은 정속도에 대응하거나 또는 이보다 낮은 속도내지는 이보다 높은 속도중 어느 하나이다. 사전에 설정된 정속도인 경우에는 출력 튜티 싸이클을 50%로 유지하도록 하고 속도가 느린 경우에는 50%이상으로, 속도가 빠른 경우에는 50%이하로 만든다. 래치 이후에 설치된 듀티 변환회로(40)는 이것을 수행한다.

즉, 정속도의 경우에는 서로 다른 9개의 주파수의 클럭(CLK₁∼CLK₉)중 가장 낮은 주파수의 클럭을 선택하여 PWM출력(0)을 50%로 만들고, 속도가 느린 경우에는 가장 낮은 주파수의 클럭과 제 2 래치회로(30)의 데이타에 의해 입력클럭인 클럭(CLK₁∼CLK₉)중 선택된 클럭을 논리 'OR'하여 PWM의 출력 듀티를 50%이상으로 만들며, 반대로 비교신호가 기준신호보다 빠른 경우에는 입력클럭(CK₁∼CL₉)중 선택된 클럭을 이용하여 PWM 출력듀트를 50%이하로 만든다.

그러나 이와 같은 입력클럭 선택방식에는 명백한 문제점이 있다. 입력클럭 선택방식에 의한 PWM신호 생성회로는 그 출력튜티의 종류를 2ⁿ+1개로 할때는 n개의 주파수가 필요하게 되므로 명백한 한계가 있고 복잡성이 증가된다. 또 이러한 많은 수의 클럭 주파수를 사용하는 방식이기 때문에 입력주파수들이 서로 동기가 안되고 지연이 생길 경우에는 출력단에 글리치(glitch)가 발생하여 정확한 출력을 얻을 수 없는 문제가 있는 것이다.

따라서 본 발명의 목적은 PWM신호를 출력할 때 출력듀티의 종류에 관계없이 단지 2개의 입력클럭만으로도 원하는 PWM신호 출력을 정확하게 발생시키는 PWM방식의 모터 제어시스템에서의 제어된 PWM신호 발생장치를 제공하는 것이다.

본 발명의 목적에 따른 장치의 구성은 모터 회전수에 따라 가변되는 발진 주파수를 갖는 펄스를 받아 카운팅하여 그 데이타를 제1 및 제 2 의 클럭에 의해 일시 유지하는 래치부(12)와, PWM신호 래치부의 데이타를 리셋신호로 하여 제 3 의 단일 클럭으로 카운팅을 행하는 프리셋 카운터와, 또다른 제 4 의 단일 클럭을 사용하고 상기 프리셋 카운터의 출력으로부터 요구되는 PWM신호를 생성하도록 그 입력 NOR게이트 및 이 게이트의 출력은 리셋신호로 하는 D형 플립플롭으로 구성된 듀티 변환회로로 구성된 것을 특징으로 하는 펄스폭 변조방식의 모터 제어시스템의 제시된 PWM신호 발생장치로 됨을 특징으로 한다.

이하 본 발명의 구체적인 예를 첨부한 도면을 사용하여 상세히 설명한다.

제 1 도는 본 발명의 목적에 따른 PWM신호 발생장치의 구성을 개략적으로 나타낸 블록도이다.

제 1 도에서 참조부호 '2' 내지 '6'은 제 5 도의 경우와 같이 각각 카운터, 제 1 래치 및 제 2 래치를 지칭하는 것으로 종래의 예와 동일하다. 편의상 데이타 일시 저장부(12)로 명명이 되었다. 이 데이타 일시 저장부(12)의 제 2 래치는 유지하고 있는 데이타를 본 발명의 프리셋 카운터(8)로 제 3 클럭 (CLK₃)에 의해 전송된다. 프리셋 카운터(8)에 대한 구체적인 회로구성에 대해서는 후술하는 바와 같으나, 이 카운터는 제 2 래치의 데이타를 프리셋 데이타로 이용하여 그에 따라 카운팅 크기를 바꾸는 카운터이다. 그리고 프리셋 카운터의 출력은 제 1 도에 도시된 바와 같이 NOR게이트(102)와 D형 플립플롭(104)으로된 듀티 변환회로(10)로 전달되어 듀티가 변경된 PWM신호를 출력하게 된다.

개략적인 설명에서 알수 있듯이 단지 2개의 클럭 즉, 제 3 클럭(CLK₃)와 제 4 클럭(CLK₄)만으로 제 2 래치의 데이타를 사용해서 다양한 듀티의 PWM신호를 출력하고 있다. 제 2 도에 도시된 것은 프리셋 카운터(8) 및 듀티 변환회로(10)에 대한 상세한 회로구성을 나타낸 것으로, 언급한 본 발명의 목적을 가능케 하는 수단들이다.

제 2 도에서 프리셋 카운터(8)는 다수개의 캐스케이트로 연결된 변형된 D형 플림플롭(이하 DRNC라 함)을 포함하고 있다. 프리셋 카운터는 DRNC의 기능에 의해 요구하는 동작을 가능케 하고 있고, DRNC에 대한 정보는 프리셋 카운터 동작의 이해를 돕는다.

DRNC에대한 상세한 구성예는 제 3 도에 도시된 바와 같다.

제 3 도에 나타낸 바와 같이 단위 DRNC는 클럭(CK)단자를 포함하여 4개의 입력단자(R, C, A, B)와 3개의 출력단자(QI,QB,Qn)를 갖는 또다른 형태의 본 발명에 의한 플립플롭이다.

DRNC회로는 QI,QB의 출력과 D입력단자를 갖는 하나의 D형 플립플롭(D-f/f)을 갖고 있고, 이 D-f/f의 입력단에는 AOI(AND-OR-INVERTER)회로(14)가 연결되고, 이 AOI의 4개의 입력 각각에는 C입력,입력, 상기 D-f/f의 출력(QI)과 A입력과의 부울린 논리가인 입력과 그리고 B입력신호를 받도록 다수의 논리게이트들로 구성되며, DRNC회로의 QH출력은 A·QI의 논리된 신호로부터 얻어지도록 논리 게이트로 구성됨을 특징으로 하고 있다. 그리고 상기 D-f/f의 리셋단자에는 리셋신호(R)가 곧바로 연결된다.

B입력단자가 로우상태일 경우 QI출력은 클럭(CK)의 하강엣지에서 프리셋 데이타인 'C'를 출력한다. 또는 B입력단자가 하이레벨인 경우에는 A입력이 하이레벨일 때 DRNC회로는 T형 플립플롭으로 동작한다. 그리고 B입력단자가 하이레벨이며 A입력이 로우레벨이면 출력(QI)는 현재의 상태를 유지한다. 또한 출력(QH)는 A입력이 하이레벨이고 출력(QI)이 하이레벨일 동안만 하이레벨을 출력한다.

제 2 도의 도시된 프리셋 카운터를 구성하고 있는 DRNC의 구성과 동작은 상기한 바와 같다.

제 1 도에서 비교신호는 본 예에서 9비트 카운터(2)에 전달되고 따라서 제 2 래치(6)은 9비트의 데이타를 갖고 있다. 이 데이타는 각각의 비트가 제 2 도에 도시된 프리셋 카운터(8)를 구성하고 있는 DRNC의 C입력단자에 연결되고 있다. 클럭은 단지 하나 만으로 제 3 의 클럭(CLK₃)을 공급받고 있다. 그리고 프리셋 카운터(8)의 출력을 받는 듀티 변환회로(10)에 공급되는 제 4 의 클럭(CLK₄)와 함께 제 3 클럭은 프리셋 카운터내의 각 DRNC의 리셋단자에 리셋신호를 공급하기 위해 D형 플립플롭(811)과 이에 연결된 NOR게이트(812)로 된 리셋신호(81)에 연결된다.

프리셋 신호(8)의 각각의 DRNC는 이의 반전된 출력(QB)을 다음단의 DRNC의 입력에 연결되는 구조이므로 전체적으로 카운터(86)를 구성한다. 그리고 각 DRNC의 비반전 출력단자(QI)는 3개를 1그룹으로 하여 NAND게이트(82)에 연결되고 이들 NAND게이트의 출력은 OR논리된 값을 D형 플립플롭(85)의 입력단에 연결함과 아울러 NAND게이트 출력의 NOR논리된 값은 프리셋 카운터인 출력중 하나가 된다. 그리고 상기 D-f/ f(85)의 출력은 프리셋 카운터의 또다른 출력이 됨과 동시에 프리셋 카운터내의 DRNC각각의 B입력단자로 다시 입력된다. 그리고 각각의 DRNC의 A입력단자는 첫번째단만이 하이레벨로 고정되어 입력되고 있다.

제 2 도에 도시된 프리셋 카운터의 각부 파형은 제 4 도에 도시되었다. 먼저, 듀티 변환회로(10)의 D-f/f(101)은 입력이 전원에 연결되어 있어 제 4 클럭(CLK₃)의 하강엣지에서 'H'(high)신호를 출력한다. 그리고 제 4 클럭(CLK₄)이 L상태일 때 제 3 클럭(CLK₃)의 다음번 하강엣지와 동기하여 프리셋 카운터(8)의 리셋회로(81)로부터 제 4 도c와 같은 리셋신호(W4)가 생성되어 각각의 DRNC의 리셋단자(R)에 인가된다. 이 리셋신호(W4)를 이용하여 프리셋 카운터를 리셋시키면 D-f/f(85)의 출력(W2)은 L(low)상태가 되기 때문에 제 3 클럭(CLK₃)의 상승엣지에서 프리셋 데이타를 이용하여 각 카운터의 비트값을 초기화시킨다. 일단 초기화가 되면 프리셋 카운터의 제 1 출력(W2)이 제 3 클럭(CLK₃)의 하강엣지에서 H상태가 되므로 프리셋카운터(8)는 초기값을 그대로 갖고 있는 상태에서 제 3 클럭(CLK₃)의 상승엣지에 따라 카운티을 시작한다.

카운팅을 계속하다가 각 DRNC출력(W5∼W13)이 모두 H상태가 되면 NOR게이트(83)의 출력은 H상태가 되어 따라서 D-f/f(85)의 입력에는 인버터(84)에 의해 L상태의 신호가 인가된다(제 3 도 D 참조).

이때 제 3 클릭(CLK₃)의 하강엣지에서 이 신호를 클럭을 받는 D-f/f(85)의 출력으로서 W2신호는 L상태가 된다. 제 3 클럭이 반주기동안 W1신호와 W2신호가 L상태가 되면 W3신호는 H상태가 되어 듀티 변환회로(10)를 리셋시킨다. 듀티변환회로가 리셋됨에 따라서 그 출력인 Out신호는 L상태가 된다. 이 L상태의 'Out'신호는 제 4 클럭(CLK₄)의 하강 엣지에서 다시 H상태로 바뀌며 제 4 클럭(CLK₄)의 하강엣지를 검색하여 프리셋 카운터(8)를 리셋시킨 후 다시 카운팅을 하게 만든다. 이와 같은 동작을 계속하면서 제 2 래치(6)의 래치된 값을 프리셋 데이타로 이용하여 최종 출력단의 출력듀티를 바꾸어 주는 것이다.

이와 같이 본 발명에 따르면 종래와 같이 많은 클럭을 사용할 필요없이 단지 2개의 클럭과 프리셋 데이타에 의해서 원하는 듀티를 찾는 신호를 생성할 수 있다.

Claims (3)

1. 모터 회전수에 따라 가변되는 발진 주파수를 갖는 펄스를 받아 카운팅하여 그 데이타를 제1 및 제 2 의 클럭에 의해 일시 유지하는 래치부(12)와, PWM신호 래치부의 데이타를 리셋신호로 하여 제 3 의 단일클럭으로 카운팅을 행하는 프리셋 카운터와, 또다른 제 4 의 단일 클럭을 사용하고 상기 프리셋 카운터의 출력으로부터 요구되는 PWM신호를 생성하도록 그 입력 NOR게이트 및 이 게이트의 출력은 리셋신호로 하는 D형 플립플롭으로 구성된 듀티 변환회로로 구성된 것을 특징으로 하는 펄스폭 변조방식의 모터 제어시스템의 제시된 PWM신호 발생장치.
2. 제 1 항에 있어서, 상기 프리셋 카운터는 제 3 의 클럭으로부터 출력하도록 D형 플립플롭과 NOR게이트로 구성된 리셋회로와, 3개의 입력단자와 3개의 출력단자와 리셋단자 및 제 3 클럭을 받는 클럭단자를 갖는 다수의 DRNC 플립플롭들로 구성된 카운터와, 상기 카운터의 제 1 출력(Q₂)들을 NAND 논리하는 다입력 NAND게이트(82)들과, OR논리된 상기의 NAND게이트의 출력을 입력으로 하고 제 3 클럭을 받는 D형 플립플롭(85)을 포함하고, 상기 D형 플립플롭(85)의 출력은 DRNC 플립플롭들중 첫째단의 제 2 입력(B)에 다시 입력됨과 동시에 프리셋 카운터의 제 1 출력이 되고, 상기 D형 플립플롭(85)의 입력신호는 프리셋카운터의 제 2 출력이 되며, 상기 DRNC 플립플롭의 제 3 입력(C) 각각은 상기 래치의 데이타를 받도록 연결되고, 각각의 DRNC의 제 2 출력(QB)은 다음단의 DRNC의 제 1 입력(A)에 연결되어 구성됨을 특징으로 하는 펄스폭 변조방식의 모터 제어시스템의 제시된 PWM신호 발생장치.
3. 제 2 항에 있어서, 상기 DRNC 플립플롭은 하나의 D형 플립플롭을 포함하고, 이 D형 플립플롭 입력에는 AOI(AND-OR-INVERTER)회로가 연결되고, 이 AOI의 4개의 입력 각각에는 C입력, B입력, 상기 D형 플립플롭의 출력(QI)과 A입력과의 부울린 논리가인 입력과, 그리고 B입력신호를 받도록 다수의 논리 게이트로 구성도미을 특징으로 하는 펄스폭 변조방식의 모터 제어시스템의 제시된 PWM신호 발생장치.