JP2592522B2 - Ｐｎ符号の位相変調回路 - Google Patents
Ｐｎ符号の位相変調回路Info
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- JP2592522B2 JP2592522B2 JP1096301A JP9630189A JP2592522B2 JP 2592522 B2 JP2592522 B2 JP 2592522B2 JP 1096301 A JP1096301 A JP 1096301A JP 9630189 A JP9630189 A JP 9630189A JP 2592522 B2 JP2592522 B2 JP 2592522B2
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- Japan
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- clock signal
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- output
- flip
- phase modulation
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- Expired - Lifetime
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明はタウディザ回路に適用して好適な、PN符号
の位相変調回路に関する。
の位相変調回路に関する。
（従来技術） 従来、タウディザ回路等に利用する、PN符号の位相変
調回路は、PN符号発生器の一部を構成するシフトレジス
タに、位相の異なる２種類のクロック信号を切替えてク
ロック信号として与えるように構成していた。具体的に
は、たとえば第３図に示す如く、第１クロック信号と、
第１クロック信号の位相を90°遅らせた第２クロック信
号とをデータセレクタ１に供給して、ディザクロック信
号DITCKに伴って一方のクロック信号を選択して、半加
算器３とでPN符号発生器を構成するシフトレジスタにク
ロックパルスとして供給し、第１クロックパルスが供給
されているときと第２クロックパルスが供給されている
ときで90°位相を異にしたPN符号をPN符号発生器から得
ている。
調回路は、PN符号発生器の一部を構成するシフトレジス
タに、位相の異なる２種類のクロック信号を切替えてク
ロック信号として与えるように構成していた。具体的に
は、たとえば第３図に示す如く、第１クロック信号と、
第１クロック信号の位相を90°遅らせた第２クロック信
号とをデータセレクタ１に供給して、ディザクロック信
号DITCKに伴って一方のクロック信号を選択して、半加
算器３とでPN符号発生器を構成するシフトレジスタにク
ロックパルスとして供給し、第１クロックパルスが供給
されているときと第２クロックパルスが供給されている
ときで90°位相を異にしたPN符号をPN符号発生器から得
ている。
（発明が解決しようとする課題） しかし、上記した如き従来のPN符号発生器では第１ク
ロック信号と第２クロック信号との切替時にスパイク状
のノイズが発生し誤動作が生ずる問題点があった。
ロック信号と第２クロック信号との切替時にスパイク状
のノイズが発生し誤動作が生ずる問題点があった。
この発明はクロック信号を切替えることなしに位相の
異なるPN符号を得ることができるPN符号の位相変調回路
を提供することを目的とする。
異なるPN符号を得ることができるPN符号の位相変調回路
を提供することを目的とする。
（課題を解決するための手段） この発明のPN符号の位相変調回路は、PN符号発生器へ
供給するクロック信号と位相差を有するクロック信号に
よりPN符号発生器で生成されたPN符号をラッチするラッ
チ手段と、PN符号発生器で生成されたPN符号とラッチ手
段から出力されるPN符号とを入力し、位相変調信号にと
もなって一方のPN符号を出力させるデータセレクタとを
備えたことを特徴とする。
供給するクロック信号と位相差を有するクロック信号に
よりPN符号発生器で生成されたPN符号をラッチするラッ
チ手段と、PN符号発生器で生成されたPN符号とラッチ手
段から出力されるPN符号とを入力し、位相変調信号にと
もなって一方のPN符号を出力させるデータセレクタとを
備えたことを特徴とする。
（作用） 上記の如く構成した本発明のPN符号の位相変調回路に
おいてはPN符号発生器に供給されるクロック信号とラッ
チ手段にストローブパルスとして供給されるクロック信
号との間に位相差を有するために、PN符号発生器から出
力されるPN符号とラッチ手段から出力されるPN符号との
間にはクロック信号間の位相差にともなった位相差を有
することになる。PN符号発生器から出力されるPN符号と
ラッチ手段から出力される位相差を有するPN符号との一
方のPN符号が位相変調信号にともなってデータセレクタ
から出力されることになる。
おいてはPN符号発生器に供給されるクロック信号とラッ
チ手段にストローブパルスとして供給されるクロック信
号との間に位相差を有するために、PN符号発生器から出
力されるPN符号とラッチ手段から出力されるPN符号との
間にはクロック信号間の位相差にともなった位相差を有
することになる。PN符号発生器から出力されるPN符号と
ラッチ手段から出力される位相差を有するPN符号との一
方のPN符号が位相変調信号にともなってデータセレクタ
から出力されることになる。
上記の如くデータセレクタにより選択されるのはPN符
号であり、従来の如くクロック信号の切替により生じた
スパイク状のノイズによる誤動作は生じない。
号であり、従来の如くクロック信号の切替により生じた
スパイク状のノイズによる誤動作は生じない。
（実施例） 以下、この発明を実施例により説明する。
第１図はこの発明の一実施例の構成を示すブロック図
である。
である。
本実施例においては10次ｍ系列PN符号発生器を使用
し、タウディザ回路に適用した場合を例示している。
し、タウディザ回路に適用した場合を例示している。
２はカスケード接続された10個のＤフリップフロップ
D1〜D10から構成した10段のシフトレジスタであり、Ｄ
フリップフロップD2、D3、D8、D9およびD10の各出力は
半加算器３で加算し、半加算器３からの出力はＤフリッ
プフロップD1に入力し、ＤフリップフロップD1の出力を
PN符号として取り出す。
D1〜D10から構成した10段のシフトレジスタであり、Ｄ
フリップフロップD2、D3、D8、D9およびD10の各出力は
半加算器３で加算し、半加算器３からの出力はＤフリッ
プフロップD1に入力し、ＤフリップフロップD1の出力を
PN符号として取り出す。
一方、クロック信号CLKはＤフリップフロップD1〜D10
にクロック信号として供給してあると共に、インバータ
６で反転し、インバータ６をを介したクロック信号を、
ラッチクロックとしてＤフリップフロップ４に供給し、
Ｄフリップフロップ４でシフトレジスタ２から出力され
るPN符号をラッチする。Ｄフリップフロップ４でラッチ
されたPN符号とシフトレジスタ２から出力されるPN符号
とはデータセレクタ５に供給し、データセレクタ５にデ
ィザクロック信号DITCKを選択信号として供給し、たと
えばディザクロック信号DITCKが論理 “1"のときはシフトレジスタ２から出力されるPN符号を
選択し、ディザクロック信号DITCKが論理“0"のときは
Ｄフリップフロップ４でラッチされたPN符号を選択す
る。
にクロック信号として供給してあると共に、インバータ
６で反転し、インバータ６をを介したクロック信号を、
ラッチクロックとしてＤフリップフロップ４に供給し、
Ｄフリップフロップ４でシフトレジスタ２から出力され
るPN符号をラッチする。Ｄフリップフロップ４でラッチ
されたPN符号とシフトレジスタ２から出力されるPN符号
とはデータセレクタ５に供給し、データセレクタ５にデ
ィザクロック信号DITCKを選択信号として供給し、たと
えばディザクロック信号DITCKが論理 “1"のときはシフトレジスタ２から出力されるPN符号を
選択し、ディザクロック信号DITCKが論理“0"のときは
Ｄフリップフロップ４でラッチされたPN符号を選択す
る。
上記の如く構成されたこの発明の一実施例において、
シフトレジスタ２および半加算器３とによりＤフリップ
フロップD1の出力から生成多項式（X10＋X8＋X7＋X2＋
１）の10次ｍ系列PN符号が得られる。その一部を示せば
“100101110100……”の如くである。
シフトレジスタ２および半加算器３とによりＤフリップ
フロップD1の出力から生成多項式（X10＋X8＋X7＋X2＋
１）の10次ｍ系列PN符号が得られる。その一部を示せば
“100101110100……”の如くである。
いま、クロック信号CLKを第２図（ａ）に示すタイミ
ングの波形とすれば、インバータ６を介したクロック信
号CLKは第２図（ｇ）に示す如くである。第２図（ａ）
に示すクロック信号CLKで第２図（ｂ）に示すPN符号が
クロック信号CLKの立上りより数nsec遅れて変化する。
ングの波形とすれば、インバータ６を介したクロック信
号CLKは第２図（ｇ）に示す如くである。第２図（ａ）
に示すクロック信号CLKで第２図（ｂ）に示すPN符号が
クロック信号CLKの立上りより数nsec遅れて変化する。
一方、インバータ６で反転されたクロック信号は第２
図（ｇ）に示す如くであり、このクロック信号により第
２図（ｂ）に示すシフトレジスタ２から出力されるPN符
号をラッチしたＤフリップフロップ４のラッチ出力は第
２図（ｈ）に示す如くであり、このラッチによる遅れも
第２図（ｇ）に示した反転クロック信号の立上りより数
nsec遅れて変化している。したがって第２図（ｂ）と第
２図（ｈ）とを比較すれば明らかな如くシフトレジスタ
２から出力されるPN符号に対し、Ｄフリップフロップ４
から出力されるPN符号は第２図（ａ）にすクロック信号
CLK基準で（以下同様）180度位相が遅れている。この結
果、ディザクロック信号DITCKが論理“1"のときは０°
位相のPN符号がデータセレクタ５から出力され、ディザ
クロック信号DITCKが論理“0"のときは位相が180°遅れ
たPN符号がデータセレクタ５から出力されることにな
る。
図（ｇ）に示す如くであり、このクロック信号により第
２図（ｂ）に示すシフトレジスタ２から出力されるPN符
号をラッチしたＤフリップフロップ４のラッチ出力は第
２図（ｈ）に示す如くであり、このラッチによる遅れも
第２図（ｇ）に示した反転クロック信号の立上りより数
nsec遅れて変化している。したがって第２図（ｂ）と第
２図（ｈ）とを比較すれば明らかな如くシフトレジスタ
２から出力されるPN符号に対し、Ｄフリップフロップ４
から出力されるPN符号は第２図（ａ）にすクロック信号
CLK基準で（以下同様）180度位相が遅れている。この結
果、ディザクロック信号DITCKが論理“1"のときは０°
位相のPN符号がデータセレクタ５から出力され、ディザ
クロック信号DITCKが論理“0"のときは位相が180°遅れ
たPN符号がデータセレクタ５から出力されることにな
る。
なお、上記したこの発明の一実施例によればクロック
信号CLKと、インバータ６で反転したクロック信号とを
切替えないため、従来切替時に生じたスパイクノイズが
生ずるようなことはない。
信号CLKと、インバータ６で反転したクロック信号とを
切替えないため、従来切替時に生じたスパイクノイズが
生ずるようなことはない。
また、この発明の一実施例においては、インバータ６
を用いた場合を例示したが、インバータ６を用いずに、
Ｄフリップフロップ４にストローブパルスとして加える
クロック信号の周波数を分周した信号を、シフトレジス
タ２に供給するクロック信号としてもよい。たとえば、
Ｄフリップフロップ４にストローブパルスとして加える
第２図（ｅ）に示すクロック信号を４分周した第２図
（ａ）に示すクロック信号をシフトレジスタ２に供給す
るクロック信号とした場合は、第２図（ｂ）と第２図
（ｆ）とに示す如く、45°位相のずれたPN符号がディザ
クロック信号DITCKによるデータセレクタ５の切替によ
り出力されることになる。
を用いた場合を例示したが、インバータ６を用いずに、
Ｄフリップフロップ４にストローブパルスとして加える
クロック信号の周波数を分周した信号を、シフトレジス
タ２に供給するクロック信号としてもよい。たとえば、
Ｄフリップフロップ４にストローブパルスとして加える
第２図（ｅ）に示すクロック信号を４分周した第２図
（ａ）に示すクロック信号をシフトレジスタ２に供給す
るクロック信号とした場合は、第２図（ｂ）と第２図
（ｆ）とに示す如く、45°位相のずれたPN符号がディザ
クロック信号DITCKによるデータセレクタ５の切替によ
り出力されることになる。
また、第２図（ｅ）に示すクロック信号を２分周した
第２図（ｃ）に示したクロック信号をＤフリップフロッ
プ４にストローブパルスとして加え、シフトレジスタ２
に供給するクロック信号を第２図（ｅ）に示したクロッ
ク信号の４分周信号とした場合は、第２図（ｂ）と第２
図（ｄ）とに示した如く、90°位相のずれたPN符号がデ
ィザクロック信号DITCKによるデータセレクタ５の切替
により出力されることになる。
第２図（ｃ）に示したクロック信号をＤフリップフロッ
プ４にストローブパルスとして加え、シフトレジスタ２
に供給するクロック信号を第２図（ｅ）に示したクロッ
ク信号の４分周信号とした場合は、第２図（ｂ）と第２
図（ｄ）とに示した如く、90°位相のずれたPN符号がデ
ィザクロック信号DITCKによるデータセレクタ５の切替
により出力されることになる。
なお、ディザクロック信号DITCKに代って他の変調信
号が使用できることは勿論である。
号が使用できることは勿論である。
（発明の効果） 以上説明した如くこの発明によれば、PN符号発生器で
生成したPN符号と、PN符号発生器へ供給するクロック信
号と位相差を有するクロック信号でPN符号発生器で生成
されたPN符号をラッチ手段でラッチし、ラッチ手段から
出力されるPN符号との一方のPN符号が位相変調信号にと
もなって出力するようにしたため、選択させれるのはPN
符号であって、従来の如くクロック信号の切替はなく、
クロック信号の切替により生じたスパイク状のノイズに
よる誤動作は生じない。
生成したPN符号と、PN符号発生器へ供給するクロック信
号と位相差を有するクロック信号でPN符号発生器で生成
されたPN符号をラッチ手段でラッチし、ラッチ手段から
出力されるPN符号との一方のPN符号が位相変調信号にと
もなって出力するようにしたため、選択させれるのはPN
符号であって、従来の如くクロック信号の切替はなく、
クロック信号の切替により生じたスパイク状のノイズに
よる誤動作は生じない。
第１図はこの発明の一実施例の構成を示すブロック図。 第２図はこの発明の一実施例の作用説明に供するタイミ
ング図。 第３図は従来例の構成を示すブロック図。 ２……シフトレジスタ、３……半加算器、４……Ｄフリ
ップフロップ、５……データセレクタ、６……インバー
タ。
ング図。 第３図は従来例の構成を示すブロック図。 ２……シフトレジスタ、３……半加算器、４……Ｄフリ
ップフロップ、５……データセレクタ、６……インバー
タ。
Claims (1)
- 【請求項１】PN符号発生器へ供給するクロック信号と位
相差を有するクロック信号によりPN符号発生器で生成さ
れたPN符号をラッチするラッチ手段と、 PN符号発生器で生成されたPN符号とラッチ手段から出力
されるPN符号とを入力とし、位相変調信号にともなって
一方のPN符号を出力させるデータセレクタと を備えたことを特徴とするPN符号の位相変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096301A JP2592522B2 (ja) | 1989-04-18 | 1989-04-18 | Ｐｎ符号の位相変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096301A JP2592522B2 (ja) | 1989-04-18 | 1989-04-18 | Ｐｎ符号の位相変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02276330A JPH02276330A (ja) | 1990-11-13 |
| JP2592522B2 true JP2592522B2 (ja) | 1997-03-19 |
Family
ID=14161210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1096301A Expired - Lifetime JP2592522B2 (ja) | 1989-04-18 | 1989-04-18 | Ｐｎ符号の位相変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2592522B2 (ja) |
-
1989
- 1989-04-18 JP JP1096301A patent/JP2592522B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02276330A (ja) | 1990-11-13 |
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