JP2854407B2 - パルスジェネレータ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、光ディスク原盤露光機における変調用のプ
リフォーマット信号発生のためのフォーマッタのクロッ
ク及びターンテーブル回転指令パルス用などに用いられ
るパルスジェネレータに関する。

従来の技術 一般に、各種CAVフォーマットによる光ディスクメデ
ィアにおいて、プリフォーマットされたピットに関し、
そのトラック間及びトラック内におけるジッタ成分が、
より小さいことが求められている。

これは、例えば光ディスク原盤露光機においては、主
に、フォーマッタの基本クロックとターンテーブル回転
指令パルスの同期の問題として捉えることができる。こ
こに、これらが同期がとれているとは、あるフォーマッ
トを考えた場合に、１トラック当りのcb数（フォーマッ
タのクロック数と考えてよい）がN₁個あり、ターンテー
ブル１回転当りの指令パルスがN₂であったとすると、各
々のパルスは同時にスタートしたとして、各々N₁，N₂個
目のパルスの終わりに位相差がなく、同時である、とい
うことである。かつ、各々のパルス列内においてもその
ジッタ成分がその光ディスクメディアに求められている
ジッタ仕様を十分に達成可能なレベルになければならな
い。

このためのパルスジェネレータとして、例えば文献
「実用電子回路ハンドブック（２）」（CQ出版社発行、
p100〜105）に示されるように、各種カウンタにより構
成された分周回路により、入力周波数ｆに対しf/nの周
波数を持つパルスを得るf/n分周回路を用いる方法があ
る。

また、文献「実用電子回路ハンドブック（５）」（CQ
出版社発行、p376〜379）に示されるように、PLL周波数
シンセサイザ方式によることも考えられる。

さらには、任意個数の入力パルスからN₁個の分周パル
スと（N₁＋１）個の分周パルスとを任意の比率で混在さ
せて発生させることにより、任意個数の出力パルス（た
だし、入力パルス数より少ない）を得るうるう周期のパ
ルス（上記２種類の分周パルスの内の周期の長いほう）
を混在させる方式も適用可能である。

f/n分周回路を用いて各々フォーマッタ及びターンテ
ーブル回転指令パルスを得る場合、上記の同期条件を満
たすパルス列を得ることは可能ではあるが、基本クロッ
クとして（ターンテーブル１回転当りの指令パルス数と
フォーマット１トラック当りのcb数との最小公倍数）×
（ターンテーブル回転数〔rps〕）で与えられる周波数
が必要となる。ここに、品種によって１トラック当りの
cb数が異なるため、品種によっては基本クロックとして
100MHz以上の周波数を必要とするものも存在することに
なり、このような高周波をTTL素子等による分周回路構
成で達成するのは困難となる。

また、PLL周波数シンセサイザ方式による場合、各々
のパルス列のジッタ成分は仕様を十分に満足し得るが、
基本クロックと指令パルスとの２つのパルスのトラック
毎の周期についてはその同期性に問題がある。

さらに、うるう周期のパルス混在方式の場合、トラッ
ク毎の周期が正確となるように構成することは可能であ
るが、各々のパルスが、トラック内に周期の異なる（基
本クロック１周期分異なる）パルスが混在するため、ジ
ッタ成分を持つ。これを小さくしようとすれば、基本ク
ロックの周波数を上げなければならず、これを満たすよ
うに構成することはf/n分周回路方式と同様に困難とな
る。

このような点を考慮し、基本分周出力パルスのディレ
イ出力を選択的に出力パルスとすることにより低速倫理
素子により高分解能な任意時間間隔のパルス列を発生し
得るようにしたものが本出願人により特願平２−82219
号として提案されている。第３図及び第４図はその内容
を示すものである。

この出力パルス発生回路の基本的な動作としては、外
部から与えられる分周データとうるう信号データとによ
り、周期Ｔの基本クロックを分周し、分周出力パルスを
順次T/Nずつ遅延させたＮ個のディレイ出力パルスから
所定のパルスを選択的に出力させることにより、最小分
解能T/Nで任意周期のパルス列を発生させるものであ
る。

第３図にこのための出力パルス発生回路の構成例を示
す。まず、３つのROM2,3,4が設けられている。第1,2ROM
2,3は基本クロックに対する分周データｄとうるう信号
ｃとが外部から入力されるものである。分周データｄ
は、本パルスジェネレータの最小分解能（5nsec）相当
での基本分周数なるデータである。第1ROM2は各データ
c,d入力に対し基本クロック分周数ｅなるデータを格納
し出力し、第2ROM3は各データc,d入力に対し遅延数ｆな
るデータを格納し出力する。いま、270nsec間隔のパル
スを発生させるとすると、270nsec/25nsec＝10（余り20
nsec）であり、ディレイ数でいうと20nsec/5nsec＝４で
あり、ｅ＝10,f＝４となり、基本クロックで10分周し、
その分周パルスのディレイの４番目のパルスということ
になる。第2ROM3には第3ROM4が接続されている。この第
3ROM4は後述する前のディレイ出力パルス選択データ
ｈ′と遅延数ｆなるデータとの入力を受け、次のディレ
イ出力パルス選択データｈと基本クロック分周加算デー
タとを格納し出力するためのものである。ここに、ディ
レイ出力パルス選択データとは、ディレイ出力パルスの
内でどのパルスを出力パルスとして出力するかを選択す
るデータである。基本クロック分周加算データとは、基
本クロックの分周数を１増やすか否かを指示するための
データである。例えばうるう信号ｃが０で分周データが
与えられ、基本クロックで10分周し、ディレイ出力パル
スk4（第４図参照）が出力されたとする。次の周期も同
じであった場合、同じように基本クロックで10分周して
ディレイ出力パルスk3（これは、前のディレイ出力パル
スk4から４つ遅れたもの）が選択されたとすると、前の
パルスからこのパルスまでの周期は基本クロックで１パ
ルス相当分だけ短い周期となってしまう。正しい出力パ
ルスとは、基本クロックで11分周されたパルスのディレ
イ出力パルスなるk3である。

また、第3ROM4から出力されるディレイ出力パルス選
択データｈをラッチする出力パルス選択データラッチ回
路５が設けられている。一方、前記第1ROM2に格納され
た基本クロック分周数ｅと第3ROM4から得られる基本ク
ロック分周加算データｇとを加算し、最終基本クロック
分周数ｉなるデータを出力する加算回路６が設けられて
いる。加算回路６には分周回路７が接続されている。即
ち、この分周回路７は基本クロックｍを最終基本クロッ
ク分周数ｉで分周した分周パルスｊを出力するものであ
る。この分周回路７からの分周パルスｊが入力されるデ
ィレイ出力パルス発生回路８及びタイミングパルス発生
回路９が設けられている。ディレイ出力パルス発生回路
７は分周パルスｊを5nsecずつ遅延させた複数のディレ
イ出力パルスｋを発生させるものである。ここでは、第
４図に示すように、基本クロックｍの周期Ｔの1/5ずつ
の遅延を受けた５つのディレイ出力パルスk1〜k5を用い
るものである。即ち、基本クロックｍを40MHzとした場
合、このパルスジェネレータの設定できる周期の最小分
解能は5nsecとなる。このディレイ出力パルス発生回路
７にはディレイ出力パルス選択回路10が接続されてい
る。このディレイ出力パルス選択回路10はラッチ回路５
か得られるディレイ出力パルス選択データｈ′に従い、
ディレイ出力パルスｋ（本例では、k1〜k5）の中から、
一つだけを出力パルスｌとして出力する。タイミングパ
ルス発生回路９は分周パルスｊに基づきタイミングパル
スｂを生成する。ここに、タイミングパルスｂは出力パ
ルスｌの出力後に発生される。

発明が解決しようとする課題 ところが、上記提案例による場合、ディレイ出力パル
スをそのまま出力パルスとしているため、ディレイ素子
（ディレイ出力パルス発生回路８）の設定ディレイ時間
が、出力できる時間間隔の最小分解能となる。よって、
それ以上、分解能を上げることができない。

課題を解決するための手段 基本クロック分周数データを格納する第1ROMと、遅延
数データを格納する第2ROMと、前のディレイ出力パルス
選択データと遅延数データとに基づき次のディレイ出力
パルス選択データと基本クロック分周加算データとを出
力するためのデータを格納する第3ROMと、前記ディレイ
出力パルス選択データをラッチする出力パルス選択デー
タラッチ回路と、基本クロック分周数と前記基本クロッ
ク分周加算データとを加算する加算回路と、この加算回
路から出力される最終基本クロック分周数で基本クロッ
クを分周する分周回路と、この分周回路から出力される
分周パルスを遅延させた複数のディレイ出力パルスを発
生させる第１ディレイ出力パルス発生回路と、この第１
ディレイ出力パルス発生回路によるこれらのディレイ出
力パルス中から前記ディレイ出力パルス選択データに従
い一つを選択出力する第１ディレイ出力パルス選択回路
と、前記第１ディレイ出力パルス発生回路と異なるディ
レイ時間を持ちこの第１ディレイ出力パルス選択回路か
ら出力される分周パルスを遅延させた複数のディレイ出
力パルスを発生させる第２ディレイ出力パルス発生回路
と、この第２ディレイ出力パルス発生回路によるこれら
のディレイ出力パルス中から前記ディレイ出力パルス選
択データに従い一つを選択出力する第２ディレイ出力パ
ルス選択回路と、前記分周パルスより所定のタイミング
パルスを発生させるタイミングパルス発生回路とよりな
る出力パルス発生回路を備え、前記第１ディレイパルス
発生回路のディレイ分解能と第２ディレイパルス発生回
路のディレイ分解能との差に基づき任意時間間隔のパル
ス例による出力パルスを出すようにした。

作用 分周動作が比較的周波数の近い基本クロックに対して
行われ、最終的な出力パルスが分周パルスに基づく複数
のディレイ出力パルス中からの選択によるため、比較的
遅い論理素子を用いて構成してもよく、基本クロックの
周期より小さい時間間隔で任意周期のパルスを発生させ
ることができる。この結果、ジッタ成分の小さいパルス
列を得ることができる。ここに、ディレイパルス発生回
路がディレイ時間を異ならせて各々ディレイ出力パルス
選択回路とともに２段に接続されているので、両者のデ
ィレイ分解能の差を利用することにより、１段構成の場
合に比して高分解能化を図ることができる。

実施例 本発明の一実施例を第１図及び第２図に基づいて説明
する。第３図及び第４図で示した部分と同一部分は同一
符号を用いて示す。本実施例は、８を第１ディレイパル
ス発生回路、10を第１ディレイ出力パルス選択回路と
し、その後段に第２ディレイパルス発生回路11及び第２
ディレイ出力パルス選択回路12を接続したものである。
即ち、第１ディレイ出力パルス選択回路10の出力パルス
ｌが再び別の第２ディレイパルス発生回路11に入力さ
れ、その分周パルスｌを所定のディレイ時間ずつ遅延さ
せた複数のディレイ出力パルスｏとされ、第２ディレイ
出力パルス選択回路12に入力される。この第２ディレイ
出力パルス選択回路12はラッチ回路５から得られるディ
レイ出力パルス選択データh₂′に従い、５種類のディレ
イ出力パルスｏの中から、一つだけを出力パルスｐとし
て出力する。ここに、第２ディレイパルス発生回路11は
第１ディレイパルス発生回路８とディレイ時間（分解
能）が異なるもので、例えば第１ディレイパルス発生回
路８の分解能5nsec（5nsec〜25nsec）に対して、第２デ
ィレイパルス発生回路11の分解能は4nsec（4nsec〜16ns
ec）とされている。

よって、ディレイ出力パルス選択データｈ′，h₂′を
適切に与えることにより、第２図に示すように、最小分
解能が1nsec（ただし、全体的には30nsecシフトする）
となる出力パルスを発生させることができる。ここに、
ディレイ出力パルス選択データh₂′はディレイ出力パル
ス選択データｈ′と同様な方法により与えられる。ま
た、第２図中の丸付き25は基本クロックの分周によるも
のを示す。

このようにして、本実施例によれば、ディレイ時間を
異ならせた第２ディレイパルス発生回路11を追加するこ
とにより、比較的遅い素子構成で低い基本クロック周波
数条件下であっても、最小分解能を高めることができ
る。本例によれば、第３図に比して、5nsecから1nsecに
向上する。

発明の効果 本発明は、上述したように構成したので、分周動作を
比較的周波数の近い基本クロックに対して行い、最終的
な出力パルスを分周パルスに基づく複数のディレイ出力
パルス中から選択するようにしたので、比較的遅い論理
素子を用いて構成しても、基本クロックの周期より小さ
い時間間隔で任意周期のパルスを発生させることがで
き、この結果、ジッタ成分の小さいパルス列を得ること
ができ、特に、ディレイパルス発生回路をディレイ時間
を異ならせて各々ディレイ出力パルス選択回路とともに
２段に接続したので、両者のディレイ分解能の差を利用
することにより、任意時間間隔のパルスを発生させるこ
とができ、１段構成の場合に比して高分解能化を図るこ
とができるものとなる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
各種ディレイ出力パルスのタイミングチャート、第３図
は本出願人既提案内容を示すブロック図、第４図はディ
レイ出力パルスのタイミングチャートである。 ２…第1ROM、３…第2ROM、４…第3ROM、５…出力パルス
選択データラッチ回路、６…加算回路、７…分周回路、
８…第１ディレイ出力パルス発生回路、９…タイミング
パルス発生回路、10…第１ディレイ出力パルス選択回
路、11…第２ディレイ出力パルス発生回路、12…第２デ
ィレイ出力パルス選択回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】基本クロック分周数データを格納する第1R
   OMと、遅延数データを格納する第2ROMと、前のディレイ
   出力パルス選択データと遅延数データとに基づき次のデ
   ィレイ出力パルス選択データと基本クロック分周加算デ
   ータとを出力するためのデータを格納する第3ROMと、前
   記ディレイ出力パルス選択データをラッチする出力パル
   ス選択データラッチ回路と、基本クロック分周数と前記
   基本クロック分周加算データとを加算する加算回路と、
   この加算回路から出力される最終基本クロック分周数で
   基本クロックを分周する分周回路と、この分周回路から
   出力される分周パルスを遅延させた複数のディレイ出力
   パルスを発生させる第１ディレイ出力パルス発生回路
   と、この第１ディレイ出力パルス発生回路によるこれら
   のディレイ出力パルス中から前記ディレイ出力パルス選
   択データに従い一つを選択出力する第１ディレイ出力パ
   ルス選択回路と、前記第１ディレイ出力パルス発生回路
   と異なるディレイ時間を持ちこの第１ディレイ出力パル
   ス選択回路から出力される分周パルスを遅延させた複数
   のディレイ出力パルスを発生させる第２ディレイ出力パ
   ルス発生回路と、この第２ディレイ出力パルス発生回路
   によるこれらのディレイ出力パルス中から前記ディレイ
   出力パルス選択データに従い一つを選択出力する第２デ
   ィレイ出力パルス選択回路と、前記分周パルスより所定
   のタイミングパルスを発生させるタイミングパルス発生
   回路とよりなる出力パルス発生回路を備え、前記第１デ
   ィレイパルス発生回路のディレイ分解能と第２ディレイ
   パルス発生回路のディレイ分解能との差に基づき任意時
   間間隔のパルス列による出力パルスを出すようにしたこ
   とを特徴とするパルスジェネレータ。