JP2754005B2 - 多相パルス発生回路 - Google Patents
多相パルス発生回路Info
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Description
【発明の詳細な説明】 「産業上の利用分野」 本発明は基準入力パルスを順次位相差をもって分周し
て形成される多相パルス発生回路に関する。
て形成される多相パルス発生回路に関する。
「従来の技術」 従来より例えば第４図（ａ）（ｂ）に示すように、矩
形波状のクロックパルス＠、言い変えれば一定周波数を
有する矩形波状基準パルスを発生させるクロック発生器
１と、多段状に接続した分周器2a…として機能する複数
のフリップフロップ（以下F/F回路という）からなり、
前記クロックパルス＠を各段のF/F回路2a…のクロックC
K端子に入力した場合において、そのクロックパルス＠
の立ち上がり又は立下がり時に、各段のF/F回路2a…の
真出力端子Ｑ及び否定出力端子よりの出力信号が反転
するのを利用して、前記クロックパルス＠を順次位相差
をもって分周して形成される矩形波状の多相パルスｕ〜
ｚを発生する回路は既に周知である。
形波状のクロックパルス＠、言い変えれば一定周波数を
有する矩形波状基準パルスを発生させるクロック発生器
１と、多段状に接続した分周器2a…として機能する複数
のフリップフロップ（以下F/F回路という）からなり、
前記クロックパルス＠を各段のF/F回路2a…のクロックC
K端子に入力した場合において、そのクロックパルス＠
の立ち上がり又は立下がり時に、各段のF/F回路2a…の
真出力端子Ｑ及び否定出力端子よりの出力信号が反転
するのを利用して、前記クロックパルス＠を順次位相差
をもって分周して形成される矩形波状の多相パルスｕ〜
ｚを発生する回路は既に周知である。
そしてこのようにして発生させた多相パルスに基づい
てマイクロコンピュータその他の基準信号としての心臓
の役割を果たす多相クロック信号等が生成される訳であ
るが、近年のLSI等の高集積化と記憶情報の大容量化に
伴ない、前記多相クロック信号の一層の高速周期化と高
定速化の要請が強まっている。
てマイクロコンピュータその他の基準信号としての心臓
の役割を果たす多相クロック信号等が生成される訳であ
るが、近年のLSI等の高集積化と記憶情報の大容量化に
伴ない、前記多相クロック信号の一層の高速周期化と高
定速化の要請が強まっている。
「発明が解決しようとする課題」 しかしながら前記多相パルス発生回路においては、前
記F/F回路2a…の各段のＱ及び出力端子より出力され
る多相パルスｕ〜ｚの分周周期は、ｎをF/F回路2a…の
段数とすると、入力されたクロックパルス周期の1/2nと
なる為に、例えば第４図（ｂ）に示すように、10MHzの
分周周期を有する六相パルスを発生させようとすると、
その入力クロックは60MHzとなり、極めて高周波数化し
てしまう。
記F/F回路2a…の各段のＱ及び出力端子より出力され
る多相パルスｕ〜ｚの分周周期は、ｎをF/F回路2a…の
段数とすると、入力されたクロックパルス周期の1/2nと
なる為に、例えば第４図（ｂ）に示すように、10MHzの
分周周期を有する六相パルスを発生させようとすると、
その入力クロックは60MHzとなり、極めて高周波数化し
てしまう。
従ってこのような高い周波数で回路を動作させるには
高速デバイスを用いなければならないのみならず、回路
の消費電力の増大、更に不要輻射電波の放射も多く、而
もその抑制及び高定速化を図る為の制御回路も複雑化
し、結果として小型化及び低価格化の要請に反する。
高速デバイスを用いなければならないのみならず、回路
の消費電力の増大、更に不要輻射電波の放射も多く、而
もその抑制及び高定速化を図る為の制御回路も複雑化
し、結果として小型化及び低価格化の要請に反する。
本発明はかかる要請に鑑み、基準となるべき入力パル
スを高周波数化する事なく、該入力パルスを分周化して
得られる多相パルスの高速周期化と高定速化を容易に達
成し得る多相パルス発生回路を提供する事を目的とす
る。
スを高周波数化する事なく、該入力パルスを分周化して
得られる多相パルスの高速周期化と高定速化を容易に達
成し得る多相パルス発生回路を提供する事を目的とす
る。
「課題を解決する為の手段」 本発明はかかる技術的課題を達成する為に、 クロックパルス＠のように一定周波数を有する基準パ
ルスを発生させる基準信号発生器１とともに、該基準パ
ルスを反転させた反転基準パルスを生成する反転器４を
設けた点、 多段状に接続したその他の分周器2a…、3a…群を設け
た点 前記夫々の分周器2a…、3a…の入力側に配置され、前
記基準パルスと反転基準パルスと前段側の分周器2a…の
出力信号を取込みその論理演算により、前記分周器群2a
…、3a…の段数に応じて選択された周期間隔で前記両基
準パルスを交互に（そのまま又は反転して）出力させる
合成基準パルス生成手段5a…を設けた点 該生成手段5a…より出力された夫々の合成基準パルス
を対応する各分周器2a…、3a…の基準パルス入力端子CK
に入力させる事により、前記両基準パルスの各立ち上が
り又は立下がりトリガに対応する位相差をもって分周さ
れた多相パルスを発生させるようにした点 を特徴とする多相パルス発生回路を提案する。
ルスを発生させる基準信号発生器１とともに、該基準パ
ルスを反転させた反転基準パルスを生成する反転器４を
設けた点、 多段状に接続したその他の分周器2a…、3a…群を設け
た点 前記夫々の分周器2a…、3a…の入力側に配置され、前
記基準パルスと反転基準パルスと前段側の分周器2a…の
出力信号を取込みその論理演算により、前記分周器群2a
…、3a…の段数に応じて選択された周期間隔で前記両基
準パルスを交互に（そのまま又は反転して）出力させる
合成基準パルス生成手段5a…を設けた点 該生成手段5a…より出力された夫々の合成基準パルス
を対応する各分周器2a…、3a…の基準パルス入力端子CK
に入力させる事により、前記両基準パルスの各立ち上が
り又は立下がりトリガに対応する位相差をもって分周さ
れた多相パルスを発生させるようにした点 を特徴とする多相パルス発生回路を提案する。
尚、分周器2a…、3a…は一般にフリップフロップによ
り構成されるが、これのみに限定されるものではなく、
マルチバイブレータ等を用いて構成する事も可能であ
る。
り構成されるが、これのみに限定されるものではなく、
マルチバイブレータ等を用いて構成する事も可能であ
る。
又基準パルス入力端子CKとは一般にクロック入力端子
（以下CK端子という）を指す。
（以下CK端子という）を指す。
又合成基準パルス生成手段5a…はアンドゲートやノア
ゲート等の組み合わせからなる論理回路により容易に構
成する事が出来る。
ゲート等の組み合わせからなる論理回路により容易に構
成する事が出来る。
「作用」 従来のフリップフロップ等により構成される分周器2a
…、3a…の大きな欠点は、多相パルスを形成する出力端
子（Ｑ及び）よりの出力信号の反転が、CK端子に入力
された基準パルスの立ち上がり又は立下がりトリガのい
ずれか一方向のトリガに対してのみ行われ、両トリガい
ずれもに対して反転させる事が出来ない点である。
…、3a…の大きな欠点は、多相パルスを形成する出力端
子（Ｑ及び）よりの出力信号の反転が、CK端子に入力
された基準パルスの立ち上がり又は立下がりトリガのい
ずれか一方向のトリガに対してのみ行われ、両トリガい
ずれもに対して反転させる事が出来ない点である。
この為、例えば六相の多相パルスを発生させようとす
ると、前記基準パルスの周波数は、その多相パルスの位
相差数に対応して多相パルスの分周周期の６倍となり結
果として極めて高周波数化してしまう。
ると、前記基準パルスの周波数は、その多相パルスの位
相差数に対応して多相パルスの分周周期の６倍となり結
果として極めて高周波数化してしまう。
この為本発明は、前記従来技術のように単一の基準パ
ルスのみではなく、該基準パルスを反転させた反転基準
パルスを用意し、該両基準パルスを分周器2a…、3a…の
段数に対応させて合成し、該合成された基準パルス〜
を前記分周器2a…、3a…のCK端子に入力させる事によ
り、結果として前記基準パルスの立ち上がりと立下がり
の両トリガのいずれに対しても反転させる事が出来る多
相パルス発生回路を構成する事が出来、これにより、従
来に比して基準パルスの周波数を1/2に設定する事が出
来る。
ルスのみではなく、該基準パルスを反転させた反転基準
パルスを用意し、該両基準パルスを分周器2a…、3a…の
段数に対応させて合成し、該合成された基準パルス〜
を前記分周器2a…、3a…のCK端子に入力させる事によ
り、結果として前記基準パルスの立ち上がりと立下がり
の両トリガのいずれに対しても反転させる事が出来る多
相パルス発生回路を構成する事が出来、これにより、従
来に比して基準パルスの周波数を1/2に設定する事が出
来る。
又更に本発明は第３図に示すように例えば、前記合成
基準パルス〜の立下がりで反転するJK-F/F回路3a…
（分周器）群と立ち上がりで反転するD-F/F回路2a…
（分周器）群を並列配置し各段のF/F回路2a…、3a…
（分周器）に夫々対応する合成基準パルス〜を入力
させるよう構成する事により、前記合成基準パルス〜
の立ち上がりと立下がりの両トリガのいずれに対して
も反転させる事が出来る多相パルス発生回路を構成する
事が出来、F/Fの接続段数を減らせて位相の異なるパル
スを生成することが出来る。
基準パルス〜の立下がりで反転するJK-F/F回路3a…
（分周器）群と立ち上がりで反転するD-F/F回路2a…
（分周器）群を並列配置し各段のF/F回路2a…、3a…
（分周器）に夫々対応する合成基準パルス〜を入力
させるよう構成する事により、前記合成基準パルス〜
の立ち上がりと立下がりの両トリガのいずれに対して
も反転させる事が出来る多相パルス発生回路を構成する
事が出来、F/Fの接続段数を減らせて位相の異なるパル
スを生成することが出来る。
「実施例」 以下、図面を参照して本発明の好適な実施例を例示的
に詳しく説明する。ただしこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく、単なる説明例に過ぎない。
に詳しく説明する。ただしこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく、単なる説明例に過ぎない。
第１図（ａ）（ｂ）はＤフリップフロップ（以下D-F/
F回路という）と呼ばれるF/F回路を用いて分周器を構成
した本発明の実施例に係る多相パルス発生回路で、クロ
ックパルス＠を発生させるクロック発生器１と、該クロ
ックパルス＠を反転させる反転器４と、多段状に接続し
たD-F/F回路2a…群と、該D-F/F回路2a…の入力側に夫々
配した合成パルス生成手段5a…とからなる。
F回路という）と呼ばれるF/F回路を用いて分周器を構成
した本発明の実施例に係る多相パルス発生回路で、クロ
ックパルス＠を発生させるクロック発生器１と、該クロ
ックパルス＠を反転させる反転器４と、多段状に接続し
たD-F/F回路2a…群と、該D-F/F回路2a…の入力側に夫々
配した合成パルス生成手段5a…とからなる。
そして該合成パルス生成手段5a…は、前記クロックパ
ルス＠と、当段と前段におけるD-F/F回路2a…の出力信
号を入力端子に導きこれらのHi又はLow信号が一致した
際に対応する信号を出力する一のアンドゲート６と、こ
れとは逆に前記反転クロックパルス＠と、当段と前段に
おけるD-F/F回路2a…のＱ出力信号を入力端子に導き、
これらのHi又はLow信号が一致した際に対応する信号を
出力する他のアンドゲート７と、これらのアンドゲート
6,7よりいずれか一のHi又はLow出力信号が入力された場
合にこれを反転させて所定周期の合成基準パルス〜
を出力させる一のノアゲート８から構成されている。
ルス＠と、当段と前段におけるD-F/F回路2a…の出力信
号を入力端子に導きこれらのHi又はLow信号が一致した
際に対応する信号を出力する一のアンドゲート６と、こ
れとは逆に前記反転クロックパルス＠と、当段と前段に
おけるD-F/F回路2a…のＱ出力信号を入力端子に導き、
これらのHi又はLow信号が一致した際に対応する信号を
出力する他のアンドゲート７と、これらのアンドゲート
6,7よりいずれか一のHi又はLow出力信号が入力された場
合にこれを反転させて所定周期の合成基準パルス〜
を出力させる一のノアゲート８から構成されている。
一方D-F/F回路2a…は公知のように、データ入力端子
（Ｄ入力端子）、CK入力端子及びＱ及び出力端子を備
え、CK入力端子に入力されている信号の立上がり時にＱ
及び出力信号が反転する回路であり、そして前記CK入
力端子には前記した合成基準パルス〜が、又Ｄ入力
端子には、当段におけるD-F/F回路2a出力信号が夫々
入力されているとともに、Ｑ及び出力信号は前記した
ように、当段と次段の各アンドゲート6,7に夫々入力さ
れている。
（Ｄ入力端子）、CK入力端子及びＱ及び出力端子を備
え、CK入力端子に入力されている信号の立上がり時にＱ
及び出力信号が反転する回路であり、そして前記CK入
力端子には前記した合成基準パルス〜が、又Ｄ入力
端子には、当段におけるD-F/F回路2a出力信号が夫々
入力されているとともに、Ｑ及び出力信号は前記した
ように、当段と次段の各アンドゲート6,7に夫々入力さ
れている。
かかる構成によれば、前記各合成基準パルス生成手段
5a…におけるノアゲート８よりの出力信号は、クロック
パルス＠の三周期毎と反転クロックパルス＠の三周期毎
の夫々のパルスが反転した状態で、言い換えればD-F/F
回路2a…群の段数に応じて選択された周期間隔で前記両
クロックパルス＠を交互に反転させた状態で出力させる
事が出来、結果として第１図（ｂ）のに示す波形
になる。
5a…におけるノアゲート８よりの出力信号は、クロック
パルス＠の三周期毎と反転クロックパルス＠の三周期毎
の夫々のパルスが反転した状態で、言い換えればD-F/F
回路2a…群の段数に応じて選択された周期間隔で前記両
クロックパルス＠を交互に反転させた状態で出力させる
事が出来、結果として第１図（ｂ）のに示す波形
になる。
そしてこのに示す波形を統合すると、前記クロ
ックパルス＠と反転クロックパルス＠が統合された波形
となる。
ックパルス＠と反転クロックパルス＠が統合された波形
となる。
従ってかかる合成基準パルス〜が対応する各段の
D-F/F回路2a…のCK入力端子に入力されると、前記合成
基準パルス〜の立ち上がりトリガに対応してＱ及び
Ｑ出力信号が反転し、、及びの各合成基準パルス
〜から、夫々と、と、との各分周パル
ス波形が出力され、そしてこれらは−−−−
−の順で、π/3づつ移相された六相型の多相パルスと
して形成され、本発明の作用効果を円滑に達成し得る。
D-F/F回路2a…のCK入力端子に入力されると、前記合成
基準パルス〜の立ち上がりトリガに対応してＱ及び
Ｑ出力信号が反転し、、及びの各合成基準パルス
〜から、夫々と、と、との各分周パル
ス波形が出力され、そしてこれらは−−−−
−の順で、π/3づつ移相された六相型の多相パルスと
して形成され、本発明の作用効果を円滑に達成し得る。
第２図（ａ）（ｂ）はＪ−Ｋフリップフロップ（以下
JK-F/F回路という）と呼ばれるF/F回路回路を用いて分
周器を構成した本発明の実施例に係る多相パルス発生回
路である。
JK-F/F回路という）と呼ばれるF/F回路回路を用いて分
周器を構成した本発明の実施例に係る多相パルス発生回
路である。
JK-F/F回路3a…は公知のように、一対の入力端子
（Ｊ、Ｋ入力端子）、CK入力端子及びＱ及び出力端子
を備え、D-F/F回路2a…とは逆にCK入力端子に入力され
ている信号の立下がり時にＱ及びＱ出力信号が反転する
回路であり、そして各CK入力端子には前記した合成基準
パルス〜が、又一段側のJK-F/F回路3aのＪ、Ｋ入力
端子には回路電圧が印加されており、一方二段側以降の
Ｊ、Ｋ入力端子には、前段側JK-F/F回路3a…におけるＱ
及び出力信号が夫々入力されてるよう構成されてい
る。
（Ｊ、Ｋ入力端子）、CK入力端子及びＱ及び出力端子
を備え、D-F/F回路2a…とは逆にCK入力端子に入力され
ている信号の立下がり時にＱ及びＱ出力信号が反転する
回路であり、そして各CK入力端子には前記した合成基準
パルス〜が、又一段側のJK-F/F回路3aのＪ、Ｋ入力
端子には回路電圧が印加されており、一方二段側以降の
Ｊ、Ｋ入力端子には、前段側JK-F/F回路3a…におけるＱ
及び出力信号が夫々入力されてるよう構成されてい
る。
従ってかかる実施例においても前記実施例と同様に、
合成基準パルス〜が対応する各段のJK-F/F回路3a…
のCK入力端子に入力されると、前記合成基準パルス〜
の立ち下がりトリガに対応してＱ及び出力信号が反
転し、、及びの各合成基準パルス〜から、夫
々′と′、′と′、′と′の各分周パルス
波形が出力され、そしてこれらは′−′−′−
′−′−′の順で、π/3づつ移相された六相型の
多相パルスとして形成され、本発明の作用効果を円滑に
達成し得る。
合成基準パルス〜が対応する各段のJK-F/F回路3a…
のCK入力端子に入力されると、前記合成基準パルス〜
の立ち下がりトリガに対応してＱ及び出力信号が反
転し、、及びの各合成基準パルス〜から、夫
々′と′、′と′、′と′の各分周パルス
波形が出力され、そしてこれらは′−′−′−
′−′−′の順で、π/3づつ移相された六相型の
多相パルスとして形成され、本発明の作用効果を円滑に
達成し得る。
尚、第３図に示すように、前記JK-F/F回路3a…群とD-
F/F回路2a…群を並列配置した対応する各CK入力端子に
夫々前記、及びの各合成基準パルス〜を印加
した場合においては、JK-F/F回路3a…群では合成基準パ
ルス〜の立ち下がりトリガに対応してＱ及び出力
信号が反転し、又D-F/F回路2a…群では合成基準パルス
〜の立ち上がりトリガに対応してＱ及び出力信号
が反転する為に、位相の異なるパルスを生成することも
出来る。
F/F回路2a…群を並列配置した対応する各CK入力端子に
夫々前記、及びの各合成基準パルス〜を印加
した場合においては、JK-F/F回路3a…群では合成基準パ
ルス〜の立ち下がりトリガに対応してＱ及び出力
信号が反転し、又D-F/F回路2a…群では合成基準パルス
〜の立ち上がりトリガに対応してＱ及び出力信号
が反転する為に、位相の異なるパルスを生成することも
出来る。
即ち、第３図（ａ）のクロック制御部5a…は第１図
（ａ）及び第２図（ａ）の合成パルス生成手段5a…に対
応するもので、クロック発生器１と反転器４よりのクロ
ックパルス＠、ｂと前段におけるD-F/F回路2a…の出力
信号を導き所定周期の合成基準パルス〜を出力させ
るもので、前記実施例と同様に、アンドゲート６、７と
ノアゲート８から構成されている。
（ａ）及び第２図（ａ）の合成パルス生成手段5a…に対
応するもので、クロック発生器１と反転器４よりのクロ
ックパルス＠、ｂと前段におけるD-F/F回路2a…の出力
信号を導き所定周期の合成基準パルス〜を出力させ
るもので、前記実施例と同様に、アンドゲート６、７と
ノアゲート８から構成されている。
前記各合成基準パルス〜はD-F/F回路2a…群の各C
K入力端子に夫々印加され、該合成基準パルス〜の
立ち上がりトリガに対応してD-F/F回路2a…群のＱ及び
出力信号が反転して該D-F/F回路2a…より、夫々と
、と、との各分周パルス波形が出力される。
K入力端子に夫々印加され、該合成基準パルス〜の
立ち上がりトリガに対応してD-F/F回路2a…群のＱ及び
出力信号が反転して該D-F/F回路2a…より、夫々と
、と、との各分周パルス波形が出力される。
又前記各合成基準パルス〜はJK-F/F回路3a…群の
各CK入力端子に夫々印加され、該合成基準パルス〜
の立ち下がりトリガに対応してJK-F/F回路3a…群のＱ及
び出力信号が反転して該JK-F/F回路3a…群より夫々
′と′、′と′、′と′の各分周パルス波
形が出力される。
各CK入力端子に夫々印加され、該合成基準パルス〜
の立ち下がりトリガに対応してJK-F/F回路3a…群のＱ及
び出力信号が反転して該JK-F/F回路3a…群より夫々
′と′、′と′、′と′の各分周パルス波
形が出力される。
そしてこれらは〜及び′〜′分周パルスを適
宜組合せる事により、位相の異なる種々のパルスを生成
することも出来る。
宜組合せる事により、位相の異なる種々のパルスを生成
することも出来る。
「発明の効果」 以上記載の如く本発明によれば、単一の基準パルスの
みではなく、該基準パルスを反転させた第２の基準パル
スを用意し、該両基準パルスを分周器の段数に対応させ
て合成し、該合成された基準パルスを分周器のCK端子に
入力させる事により、LSI等の高集積化と記憶情報の大
容量化に伴ない、多相パルスの高速周期化を実現した場
合においても、従来のように基準パルスを移相数に対応
して倍数化させる事なく、その移相数の1/2という低い
倍数の周波数を有する基準パルスで十分対応出来、この
結果高速デバイスを用いる必要がなく、結果として回路
の消費電力の低減と小型化及び低価格化が容易に達成し
得る。
みではなく、該基準パルスを反転させた第２の基準パル
スを用意し、該両基準パルスを分周器の段数に対応させ
て合成し、該合成された基準パルスを分周器のCK端子に
入力させる事により、LSI等の高集積化と記憶情報の大
容量化に伴ない、多相パルスの高速周期化を実現した場
合においても、従来のように基準パルスを移相数に対応
して倍数化させる事なく、その移相数の1/2という低い
倍数の周波数を有する基準パルスで十分対応出来、この
結果高速デバイスを用いる必要がなく、結果として回路
の消費電力の低減と小型化及び低価格化が容易に達成し
得る。
又前記第２の基準パルスも第１の基準パルスと別個に
生成させたものではなく、単に第１の基準パルスを反転
させたものである為に、その立ち上がりと立下がり時期
は対称且つ正確であり、結果として出力される多相パル
ス側においても位相誤差が生じる余地がなく高定速化を
容易に達成し得る 又前記反転器、合成パルス生成手段及び分周器はいず
れも論理回路の組み合わせにより容易に構成出来る為
に、誤差動が生じる恐れもなく且つ一層の小型化及び低
価格化に対応し得る。
生成させたものではなく、単に第１の基準パルスを反転
させたものである為に、その立ち上がりと立下がり時期
は対称且つ正確であり、結果として出力される多相パル
ス側においても位相誤差が生じる余地がなく高定速化を
容易に達成し得る 又前記反転器、合成パルス生成手段及び分周器はいず
れも論理回路の組み合わせにより容易に構成出来る為
に、誤差動が生じる恐れもなく且つ一層の小型化及び低
価格化に対応し得る。
第１図（ａ）、第２図（ａ）、第３図（ａ）はいずれも
本発明の実施例に係る多相パルス発生回路を示すブロッ
ク図である。 第１図（ｂ）、第２図（ｂ）、第３図（ｂ）は対応する
多相パルス発生回路のタイムチャート図である。 第４図（ａ）（ｂ）は従来技術に係る多相パルス発生回
路を示すブロック図とタイムチャート図である。
本発明の実施例に係る多相パルス発生回路を示すブロッ
ク図である。 第１図（ｂ）、第２図（ｂ）、第３図（ｂ）は対応する
多相パルス発生回路のタイムチャート図である。 第４図（ａ）（ｂ）は従来技術に係る多相パルス発生回
路を示すブロック図とタイムチャート図である。
Claims (2)
- 【請求項１】一定周波数を有する基準パルスを発生させ
る基準信号発生器と、 該基準パルスを反転させた反転基準パルスを生成する反
転器と、 多段状に接続した分周器群と、 前記夫々の分周器の入力側に配置され、前記基準パルス
と反転基準パルスと前段側の分周器の出力信号を取込み
その論理演算により、前記分周器群の段数に応じて選択
された周期間隔で前記両基準パルスを交互に出力させる
合成基準パルス生成手段とを設け、 前記該合成基準パルスを対応する夫々の分周器の基準パ
ルス入力端子に入力させる事により、 前記両基準パルスの各立ち上がり又は立下がりトリガ若
しくは両トリガに対応する位相差をもって分周された多
相パルスを発生させるようにした事を特徴とする多相パ
ルス発生回路 - 【請求項２】前記合成基準パルスの立下がりで反転する
分周器群と立ち上がりで反転する分周器群を並列配置し
各段の夫々の分周器に対応する各合成基準パルスを入力
させるよう構成した事を特徴とする請求項１）記載の多
相パルス発生回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7621288A JP2754005B2 (ja) | 1988-03-31 | 1988-03-31 | 多相パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7621288A JP2754005B2 (ja) | 1988-03-31 | 1988-03-31 | 多相パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01251916A JPH01251916A (ja) | 1989-10-06 |
| JP2754005B2 true JP2754005B2 (ja) | 1998-05-20 |
Family
ID=13598870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7621288A Expired - Fee Related JP2754005B2 (ja) | 1988-03-31 | 1988-03-31 | 多相パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754005B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4666456B2 (ja) * | 2004-09-16 | 2011-04-06 | 富士通セミコンダクター株式会社 | 多相クロック生成回路 |
-
1988
- 1988-03-31 JP JP7621288A patent/JP2754005B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01251916A (ja) | 1989-10-06 |
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