JPH0691425B2 - Ｄ形フリップフロップを使用した分周回路 - Google Patents
Ｄ形フリップフロップを使用した分周回路Info
- Publication number
- JPH0691425B2 JPH0691425B2 JP62088509A JP8850987A JPH0691425B2 JP H0691425 B2 JPH0691425 B2 JP H0691425B2 JP 62088509 A JP62088509 A JP 62088509A JP 8850987 A JP8850987 A JP 8850987A JP H0691425 B2 JPH0691425 B2 JP H0691425B2
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- Japan
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- output
- circuit
- selector
- input
- flop
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Description
【発明の詳細な説明】 〔概要〕 Ｄ形フリップフロップ（以下Ｄ−FFという）を使用した
分周回路において、複数のＤ−FFを直列に縦続接続した
場合にも、出力の遅延量は１個のＤ−FFの遅延量となる
ように、各Ｄ−FFはセレクタと結合接続され、セレクタ
は第1,第２アンド回路とオア回路とを有し、第１アンド
回路には制御信号の逆信号とＤ−FFのＱ出力が入力さ
れ、第２アンド回路には制御信号と出力が入力され、
第1,第２アンド回路の出力は、オア回路を介してＤ−FF
のＤ端子に、またクロックCLKはCK端子に入力され、Ｑ
出力は分周出力となると共に次段のセレクタへの制御信
号とする。
分周回路において、複数のＤ−FFを直列に縦続接続した
場合にも、出力の遅延量は１個のＤ−FFの遅延量となる
ように、各Ｄ−FFはセレクタと結合接続され、セレクタ
は第1,第２アンド回路とオア回路とを有し、第１アンド
回路には制御信号の逆信号とＤ−FFのＱ出力が入力さ
れ、第２アンド回路には制御信号と出力が入力され、
第1,第２アンド回路の出力は、オア回路を介してＤ−FF
のＤ端子に、またクロックCLKはCK端子に入力され、Ｑ
出力は分周出力となると共に次段のセレクタへの制御信
号とする。
本発明はデータ伝送装置等に使用されるＤ形フリップフ
ロップ（以下Ｄ−FFという）を使用した分周回路の改良
に関する。
ロップ（以下Ｄ−FFという）を使用した分周回路の改良
に関する。
〔従来技術と発明が解決しようとする問題点〕 以下従来例を図を用いて説明する。
第３図においてＤ形フリップフロップ（以下Ｄ−FFとい
う）10,11,12は図の如く直列に接続され、Ｄ−FF10のCK
端子にはクロックが入力され、Q1よりは２分周出力が取
出され、また１よりの出力はＤ−FF11のCK端子及びＤ
−FF10のＤ端子に入力される。
う）10,11,12は図の如く直列に接続され、Ｄ−FF10のCK
端子にはクロックが入力され、Q1よりは２分周出力が取
出され、また１よりの出力はＤ−FF11のCK端子及びＤ
−FF10のＤ端子に入力される。
Ｄ−FF11ではQ2より４分周出力が取出され、２よりの
出力はＤ−FF12のCK端子及び11のＤ端子に入力される。
従ってＤ−FF12でも10,11と同様であり、Q3からは８分
周出力が得られ、Q3出力は次段のＤ−FFのCK端子及びＤ
−FF12のＤ端子に入力される。
出力はＤ−FF12のCK端子及び11のＤ端子に入力される。
従ってＤ−FF12でも10,11と同様であり、Q3からは８分
周出力が得られ、Q3出力は次段のＤ−FFのCK端子及びＤ
−FF12のＤ端子に入力される。
かかる分周回路の各部の動作図は第４図に示される。
Ｄ−FF10ではクロックCLKによって反転し、図においてQ
1,１出力が取り出される。この場合Q1出力はクロック
CLKの周期に対し２分周出力となっており、Q1,１はク
ロックCLKに対しt1の遅延の後に出力される。
1,１出力が取り出される。この場合Q1出力はクロック
CLKの周期に対し２分周出力となっており、Q1,１はク
ロックCLKに対しt1の遅延の後に出力される。
Ｄ−FF11は、Ｄ−FF10の１出力で制御されるので、
１より更にt1の遅延時間後に転換し、Q2,２出力を発
生する。Ｄ−FF12でも同様で、Ｄ−FF11の２出力で制
御され、２出力よりt1時間の遅延の後Q3,３出力を
発生するが、このQ3,３出力はＤ−FF10が転換した時
のクロックCLKより3t1の遅延となっている。
１より更にt1の遅延時間後に転換し、Q2,２出力を発
生する。Ｄ−FF12でも同様で、Ｄ−FF11の２出力で制
御され、２出力よりt1時間の遅延の後Q3,３出力を
発生するが、このQ3,３出力はＤ−FF10が転換した時
のクロックCLKより3t1の遅延となっている。
即ち分周回路の各段毎にそれぞれのＤ形フリップフロッ
プの転換のための遅延時間が相加され、上述の如く各Ｄ
−FFの転換のための遅延時間が等しい場合、Ｄ−FFの遅
延時間に対し直列接続のＤ−FFの数を乗じた時間が分周
回路の遅延時間となり、遅延量が大で、高速化の妨げと
なり、又段数により遅延量が変わるので遅延量の計算が
複雑になるという問題点がある。
プの転換のための遅延時間が相加され、上述の如く各Ｄ
−FFの転換のための遅延時間が等しい場合、Ｄ−FFの遅
延時間に対し直列接続のＤ−FFの数を乗じた時間が分周
回路の遅延時間となり、遅延量が大で、高速化の妨げと
なり、又段数により遅延量が変わるので遅延量の計算が
複雑になるという問題点がある。
上記問題点は本発明によって、第１アンド回路，第２ア
ンド回路及びオア回路を有するセレクタと、セレクタの
オア回路の出力がＤ端子に、またクロックがCK端子にそ
れぞれ入力されるＤ形フリップフロップとを備え、セレ
クタにおいて第１アンド回路には制御信号の逆信号及び
Ｄ形フリップフロップのＱ出力が入力され、第２アンド
回路には制御信号及びＤ形フリップフロップのＱ出力と
が入力され、第1,第２アンド回路の出力はオア回路に入
力され、Ｄ形フリップフロップのＱ出力は分周出力とな
ると共に次段のセレクタへの制御信号となる如く構成さ
れていることを特徴とするＤ形フリップフロップを使用
した分周回路によって解決される。
ンド回路及びオア回路を有するセレクタと、セレクタの
オア回路の出力がＤ端子に、またクロックがCK端子にそ
れぞれ入力されるＤ形フリップフロップとを備え、セレ
クタにおいて第１アンド回路には制御信号の逆信号及び
Ｄ形フリップフロップのＱ出力が入力され、第２アンド
回路には制御信号及びＤ形フリップフロップのＱ出力と
が入力され、第1,第２アンド回路の出力はオア回路に入
力され、Ｄ形フリップフロップのＱ出力は分周出力とな
ると共に次段のセレクタへの制御信号となる如く構成さ
れていることを特徴とするＤ形フリップフロップを使用
した分周回路によって解決される。
本発明では分周回路の各段をセレクタとＤ形フリップフ
ロップとの結合によって構成し、Ｄ−FFのＱ出力は次段
のセレクタに対する制御信号となるように各段間が接続
される。
ロップとの結合によって構成し、Ｄ−FFのＱ出力は次段
のセレクタに対する制御信号となるように各段間が接続
される。
さらにＱ出力は自段のセレクタ第１アンド回路に、また
Ｑ出力は第２アンド回路にそれぞれ入力され、前段より
のＱ出力は制御信号としてこの自段のセレクタの第２ア
ンド回路にはそのまま、また第１アンド回路には逆信号
として印加される。
Ｑ出力は第２アンド回路にそれぞれ入力され、前段より
のＱ出力は制御信号としてこの自段のセレクタの第２ア
ンド回路にはそのまま、また第１アンド回路には逆信号
として印加される。
しかもＤ−FFはＤ端子への“1"入力のない状態では出
力は“1"となっているので、前段よりのＱ出力の“1"
と、自段のＱ出力の“1"とで自段のＤ−FFが転換し、そ
のＱ出力が“1"となると、前段よりのＱ出力が“0"とな
っても、第１アンド回路によって、このＤ−FFは状態を
続け、Ｑ出力“1"が維持され、この状態は前段よりの次
のＱ出力“1"が再び“0"になるまで維持される。従って
そのＱ出力は前段よりのＱ出力の1/2周期となる。
力は“1"となっているので、前段よりのＱ出力の“1"
と、自段のＱ出力の“1"とで自段のＤ−FFが転換し、そ
のＱ出力が“1"となると、前段よりのＱ出力が“0"とな
っても、第１アンド回路によって、このＤ−FFは状態を
続け、Ｑ出力“1"が維持され、この状態は前段よりの次
のＱ出力“1"が再び“0"になるまで維持される。従って
そのＱ出力は前段よりのＱ出力の1/2周期となる。
またかかる動作において、各段のＤ−FFはクロックCLK
で制御され、各段のＤ−FFは前段のＱ出力の入力の際ク
ロックCLKよりt1の遅延時間後に転換するので、分周回
路の遅延時間は１個のＤ−FFの遅延時間t1のみとなり、
各段のＤ−FFの遅延時間は相加されることはない。
で制御され、各段のＤ−FFは前段のＱ出力の入力の際ク
ロックCLKよりt1の遅延時間後に転換するので、分周回
路の遅延時間は１個のＤ−FFの遅延時間t1のみとなり、
各段のＤ−FFの遅延時間は相加されることはない。
従って分周回路は従来回路に比較して高速度で動作し、
かつ分周回路の遅延時間の計算は簡単となる。
かつ分周回路の遅延時間の計算は簡単となる。
以下本発明の実施例を図によって説明する。
第１図は本発明の実施例としての分周回路であり、第２
図は第１図の回路の各部の動作図である。
図は第１図の回路の各部の動作図である。
第１図において分周回路の各段は図の如くセレクタ15,1
6,17とそれぞれ対応するＤ形フリップフロップ（以下Ｄ
−FFという）18,19,20の組合わせとなっている。
6,17とそれぞれ対応するＤ形フリップフロップ（以下Ｄ
−FFという）18,19,20の組合わせとなっている。
また各セレクタは、例えば第１段の如く第１アンド回路
21,第２アンド回路22及びオア回路23で構成され、第１
アンド回路21には制御信号の逆信号とＤ−FF18のQ1出力
が入力され、また第２アンド回路には制御信号とＤ−FF
18の１出力が入力され、各アンド回路の出力はオア回
路に入力され、オア回路の出力はＤ−FF18のＤ端子に入
力される。
21,第２アンド回路22及びオア回路23で構成され、第１
アンド回路21には制御信号の逆信号とＤ−FF18のQ1出力
が入力され、また第２アンド回路には制御信号とＤ−FF
18の１出力が入力され、各アンド回路の出力はオア回
路に入力され、オア回路の出力はＤ−FF18のＤ端子に入
力される。
Ｄ−FF18のクロック端子CKにはクロックCLKが入力され
る。
る。
またＤ−FF18のQ1出力は前述の如くセレクタの第１アン
ド回路21に入力されると共に分周出力となり、さらに次
段のセレクタへの制御信号となっている。
ド回路21に入力されると共に分周出力となり、さらに次
段のセレクタへの制御信号となっている。
さらに第３段のセレクタへの制御信号Ｄ−FF18のQ1出力
とＤ−FF19のQ2出力がアンドAND30を介して与えられ
る。また各Ｄ−FFはＤ端子に“1"が与えられるとクロッ
クCLKにおいて一定の遅延時間t1後に転換するものとす
る。かかる本発明による分周回路の動作を第２図の動作
図によって説明する。
とＤ−FF19のQ2出力がアンドAND30を介して与えられ
る。また各Ｄ−FFはＤ端子に“1"が与えられるとクロッ
クCLKにおいて一定の遅延時間t1後に転換するものとす
る。かかる本発明による分周回路の動作を第２図の動作
図によって説明する。
即ち本発明による分周回路では、動作の際第１段のセレ
クタへは制御信号として“1"が固定して与えられ、また
Ｄ−FF18では１の出力は“1"であるので、第２アンド
回路22は出力“1"をオア回路23を介してＤ−FF18のＤ端
子に与える。
クタへは制御信号として“1"が固定して与えられ、また
Ｄ−FF18では１の出力は“1"であるので、第２アンド
回路22は出力“1"をオア回路23を介してＤ−FF18のＤ端
子に与える。
これによってＤ−FF18はクロックCLKが与えられると一
定の遅延時間t1の後転換し、Q1は“1"、１は“0"の如
き出力を発生する。Q1出力は２分周出力となると共に制
御信号となってセレクタ16の第２アンド回路25にはその
まま、また第１アンド回路24には逆信号として与えられ
る。
定の遅延時間t1の後転換し、Q1は“1"、１は“0"の如
き出力を発生する。Q1出力は２分周出力となると共に制
御信号となってセレクタ16の第２アンド回路25にはその
まま、また第１アンド回路24には逆信号として与えられ
る。
さらにQ1出力はセレクタ15の第１アンド回路21に入力さ
れるが、この21には制御信号として“1"の逆信号が与え
られているので出力は生じない。しかしQ1出力は“0"と
なっているので、第２アンド回路22からの“1"出力、即
ちＤ−FF18のＤ端子への“1"出力はなくなり、従ってＤ
−FF18は次のクロックCLKにおいてt1の遅延時間後に転
換する。
れるが、この21には制御信号として“1"の逆信号が与え
られているので出力は生じない。しかしQ1出力は“0"と
なっているので、第２アンド回路22からの“1"出力、即
ちＤ−FF18のＤ端子への“1"出力はなくなり、従ってＤ
−FF18は次のクロックCLKにおいてt1の遅延時間後に転
換する。
これによってQ1は再び“1"出力となり、セレクタ15の第
２アンド回路22に与えられるので、これよりの“1"出力
はオア回路23を介してＤ−FF18のＤ端子に与えられ、ク
ロックCLKよりt1の遅延時間の後転換する。
２アンド回路22に与えられるので、これよりの“1"出力
はオア回路23を介してＤ−FF18のＤ端子に与えられ、ク
ロックCLKよりt1の遅延時間の後転換する。
従ってＤ−FF18は図示の如きQ1,Q1出力を発生し、これ
はクロックCLKの周期の1/2周期となっていると共に、次
段のセレクタ16への制御信号となる。
はクロックCLKの周期の1/2周期となっていると共に、次
段のセレクタ16への制御信号となる。
第２段のセレクタ16にＤ−FF18のQ1出力が与えられる
と、その時２は“1"となっているのでクロックCLKに
よってＤ−FF18はt1の遅延時間の後転換し、Q2,Q2出力
を発生する。しかしてQ2は“1"より“0"に転換するが、
Q2は“0"より“1"に転換しており、またQ1が“1"より
“0"になっても、これは第１アンド回路24では“1"とし
て与えられるので、第１アンド回路24よりの“1"はオア
回路26を介してＤ−FF19のＤ端子に与えられ、従ってQ1
が“0"となり、２も“0"となっても、Ｄ−FF19は転換
せずQ2は“1"を出力する。
と、その時２は“1"となっているのでクロックCLKに
よってＤ−FF18はt1の遅延時間の後転換し、Q2,Q2出力
を発生する。しかしてQ2は“1"より“0"に転換するが、
Q2は“0"より“1"に転換しており、またQ1が“1"より
“0"になっても、これは第１アンド回路24では“1"とし
て与えられるので、第１アンド回路24よりの“1"はオア
回路26を介してＤ−FF19のＤ端子に与えられ、従ってQ1
が“0"となり、２も“0"となっても、Ｄ−FF19は転換
せずQ2は“1"を出力する。
しかしてQ1が再び“1"なった後“0"になると第1,第２ア
ンド回路24,25のいづれからも、オア回路26を介する
“1"がＤ−FF19のＤ端子には与えられなくなり、Ｄ−FF
19は次のクロックCLKにおいてt1の遅延時間後に転換
し、Q2は“0"、Q2は“1"となる 即ちＤ−FF19はＤ−FF18よりのQ1出力で制御されて、図
の如くQ2,Q2出力を断続出力し、Q2出力はクロックCLKに
対し４分周出力となる。
ンド回路24,25のいづれからも、オア回路26を介する
“1"がＤ−FF19のＤ端子には与えられなくなり、Ｄ−FF
19は次のクロックCLKにおいてt1の遅延時間後に転換
し、Q2は“0"、Q2は“1"となる 即ちＤ−FF19はＤ−FF18よりのQ1出力で制御されて、図
の如くQ2,Q2出力を断続出力し、Q2出力はクロックCLKに
対し４分周出力となる。
第３段のセレクタ17への制御信号はQ2とQ1の出力がAND3
0を介して与えられる。即ち第２図に示すAND30の出力に
応じてセレクタ17を介し、Ｄ−FF20はクロックCLKより
時間t1の遅延後転換し、図の如く断続し、Q3出力は８分
周出力となる。
0を介して与えられる。即ち第２図に示すAND30の出力に
応じてセレクタ17を介し、Ｄ−FF20はクロックCLKより
時間t1の遅延後転換し、図の如く断続し、Q3出力は８分
周出力となる。
かかる本発明では、Ｄ−FF18,19,20のいづれでもセレク
タに前段より制御信号の“1"が与えられると、クロック
CLKよりt1の遅延時間後に転換し、２分周,4分周,8分周
をＱ端子より出力する。
タに前段より制御信号の“1"が与えられると、クロック
CLKよりt1の遅延時間後に転換し、２分周,4分周,8分周
をＱ端子より出力する。
即ち各Ｄ−FFの転換のための遅延時間が加算されること
はなく、遅延時間は１個のＤ−FFのt1のみとなる。従っ
て分周回路は従来例より高速に動作し、かつ遅延時間の
計算は簡単となる。
はなく、遅延時間は１個のＤ−FFのt1のみとなる。従っ
て分周回路は従来例より高速に動作し、かつ遅延時間の
計算は簡単となる。
第１図は本発明の実施例の分周回路、第２図は第１図の
回路の動作図を示し、第３図は従来例の分周回路で第４
図はその動作図を示す。 図において、10,11,12,18,19,20はそれぞれＤ形フリッ
プフロップ、15,16,17はセレクタ、21,24,27は第１アン
ド回路、22,25,28は第２アンド回路、23,26,29はオア回
路を示す。
回路の動作図を示し、第３図は従来例の分周回路で第４
図はその動作図を示す。 図において、10,11,12,18,19,20はそれぞれＤ形フリッ
プフロップ、15,16,17はセレクタ、21,24,27は第１アン
ド回路、22,25,28は第２アンド回路、23,26,29はオア回
路を示す。
Claims (1)
- 【請求項１】第１アンド回路，第２アンド回路及びオア
回路を有するセレクタと、セレクタのオア回路の出力が
Ｄ端子に、またクロックがCK端子にそれぞれ入力される
Ｄ形フリップフロップとを備え、セレクタにおいて第１
アンド回路には制御信号の逆信号及びＤ形フリップフロ
ップのＱ出力が入力され、第２アンド回路には制御信号
及びＤ形フリップフロップの出力とが入力され、第1,
第２アンド回路の出力はオア回路に入力され、Ｄ形フリ
ップフロップのＱ出力は分周出力となると共に次段のセ
レクタへの制御信号となる如く構成されていることを特
徴とするＤ形フリップフロップを使用した分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088509A JPH0691425B2 (ja) | 1987-04-10 | 1987-04-10 | Ｄ形フリップフロップを使用した分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088509A JPH0691425B2 (ja) | 1987-04-10 | 1987-04-10 | Ｄ形フリップフロップを使用した分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63254823A JPS63254823A (ja) | 1988-10-21 |
| JPH0691425B2 true JPH0691425B2 (ja) | 1994-11-14 |
Family
ID=13944788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088509A Expired - Lifetime JPH0691425B2 (ja) | 1987-04-10 | 1987-04-10 | Ｄ形フリップフロップを使用した分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691425B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206222A (ja) * | 1989-02-03 | 1990-08-16 | Mitsubishi Electric Corp | カウンタ |
| JP4649064B2 (ja) | 2001-06-12 | 2011-03-09 | 富士通セミコンダクター株式会社 | 出力回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4929756A (ja) * | 1972-07-18 | 1974-03-16 | ||
| JPS5242507B2 (ja) * | 1972-08-31 | 1977-10-25 | ||
| JPS49147952U (ja) * | 1973-04-20 | 1974-12-20 |
-
1987
- 1987-04-10 JP JP62088509A patent/JPH0691425B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63254823A (ja) | 1988-10-21 |
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