JPH0548432A - １／３分周回路 - Google Patents
１／３分周回路Info
- Publication number
- JPH0548432A JPH0548432A JP20052791A JP20052791A JPH0548432A JP H0548432 A JPH0548432 A JP H0548432A JP 20052791 A JP20052791 A JP 20052791A JP 20052791 A JP20052791 A JP 20052791A JP H0548432 A JPH0548432 A JP H0548432A
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- JP
- Japan
- Prior art keywords
- flip
- flop
- input terminal
- clock
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】この発明の目的は、デューティ比が１対１の１
／３分周クロックを得るに際し、遅延素子が不要で、実
装規模の縮小、モノリシック化が容易な１／３分周回路
を提供することにある。 【構成】この発明は、一方の入力端がクロック信号入力
端に接続される排他的論理和ゲートと、クロック入力端
が前記排他的論理和ゲートの出力端に接続される第１の
フリップフロップと、クロック入力端が前記排他的論理
和ゲートの出力端に接続され、データ入力端が前記第１
のフリップフロップの反転出力端に接続され、出力端が
前記第１のフリップフロップのデータ入力端に接続され
ると共に分周出力端となる第２のフリップフロップとを
具備して構成される。
／３分周クロックを得るに際し、遅延素子が不要で、実
装規模の縮小、モノリシック化が容易な１／３分周回路
を提供することにある。 【構成】この発明は、一方の入力端がクロック信号入力
端に接続される排他的論理和ゲートと、クロック入力端
が前記排他的論理和ゲートの出力端に接続される第１の
フリップフロップと、クロック入力端が前記排他的論理
和ゲートの出力端に接続され、データ入力端が前記第１
のフリップフロップの反転出力端に接続され、出力端が
前記第１のフリップフロップのデータ入力端に接続され
ると共に分周出力端となる第２のフリップフロップとを
具備して構成される。
Description
【０００１】
【産業上の利用分野】この発明は、モノリシック化を要
求される１／３分周回路に関する。
求される１／３分周回路に関する。
【０００２】
【従来の技術】入力クロックから１／３速度のクロック
を生成する１／３分周回路にあっては、図３に示すよう
な３進カウンタがよく用いられている。
を生成する１／３分周回路にあっては、図３に示すよう
な３進カウンタがよく用いられている。
【０００３】この回路は、入力クロック信号ＣＬＫを第
１、第２のフリップフロップ２１，２２の各クロック入
力端ＣＫに供給する。そして、第２のフリップフロップ
２２の出力Ｑと第１のフリップフロップ２１の反転出力
ＮＱをそれぞれ第１の論理積ゲート２３の入力端Ａ，Ｂ
に入力し、その出力Ｙ（＝Ａ・Ｂ）を第１のフリップフ
ロップ２１のデータ入力端Ｄに供給する。さらに、第２
のフリップフロップ２２の出力Ｑと第１のフリップフロ
ップ２１の出力Ｑをそれぞれ第２の論理積ゲート２４の
入力端Ａ，Ｂに入力し、その出力Ｙ（＝Ａ・Ｂ）を第２
のフリップフロップ２２のデータ入力端Ｄに供給するよ
うにしたものである。１／３分周出力１／３ＣＬＫは第
２のフリップフロップ２２のＱ出力端から得ることがで
きる。
１、第２のフリップフロップ２１，２２の各クロック入
力端ＣＫに供給する。そして、第２のフリップフロップ
２２の出力Ｑと第１のフリップフロップ２１の反転出力
ＮＱをそれぞれ第１の論理積ゲート２３の入力端Ａ，Ｂ
に入力し、その出力Ｙ（＝Ａ・Ｂ）を第１のフリップフ
ロップ２１のデータ入力端Ｄに供給する。さらに、第２
のフリップフロップ２２の出力Ｑと第１のフリップフロ
ップ２１の出力Ｑをそれぞれ第２の論理積ゲート２４の
入力端Ａ，Ｂに入力し、その出力Ｙ（＝Ａ・Ｂ）を第２
のフリップフロップ２２のデータ入力端Ｄに供給するよ
うにしたものである。１／３分周出力１／３ＣＬＫは第
２のフリップフロップ２２のＱ出力端から得ることがで
きる。
【０００４】但し、このままでは分周クロックのデュー
ティ比が１対３になってしまうため、反転クロックを併
用するような回路においては、クロックの位相マージン
を低減させる要因となる。このため、従来では図４に示
すような合成回路を用い、遅延素子（遅延時間τ）３１
で分周クロックを一定時間遅延させ、その遅延クロック
Ａともとの分周クロックＢを論理和ゲート（Ｙ＝Ａ＋
Ｂ）３２で加算することにより、クロック幅を広げ、デ
ューティ比が１対１の波形を合成出力するようにしてい
る。
ティ比が１対３になってしまうため、反転クロックを併
用するような回路においては、クロックの位相マージン
を低減させる要因となる。このため、従来では図４に示
すような合成回路を用い、遅延素子（遅延時間τ）３１
で分周クロックを一定時間遅延させ、その遅延クロック
Ａともとの分周クロックＢを論理和ゲート（Ｙ＝Ａ＋
Ｂ）３２で加算することにより、クロック幅を広げ、デ
ューティ比が１対１の波形を合成出力するようにしてい
る。
【０００５】しかしながら、上記のような従来の手法で
は遅延素子を用いるため、その遅延特性の安定化を求め
ようとすると、遅延素子は外付け部品として使用しなけ
ればならない。したがって、回路の実装規模が大きくな
り、モノリシック化が極めて困難になっている。
は遅延素子を用いるため、その遅延特性の安定化を求め
ようとすると、遅延素子は外付け部品として使用しなけ
ればならない。したがって、回路の実装規模が大きくな
り、モノリシック化が極めて困難になっている。
【０００６】
【発明が解決しようとする課題】以上述べたように従来
の１／３分周回路では、デューティ比が１対１の分周ク
ロックを得る場合に遅延素子が必要となり、この遅延素
子が実装規模の縮小、マノリシック化を困難にしてい
た。
の１／３分周回路では、デューティ比が１対１の分周ク
ロックを得る場合に遅延素子が必要となり、この遅延素
子が実装規模の縮小、マノリシック化を困難にしてい
た。
【０００７】この発明は上記の問題を解決するためにな
されたもので、デューティ比が１対１の１／３分周クロ
ックを得るに際し、遅延素子が不要で、実装規模の縮
小、モノリシック化が容易な１／３分周回路を提供する
ことを目的とする。
されたもので、デューティ比が１対１の１／３分周クロ
ックを得るに際し、遅延素子が不要で、実装規模の縮
小、モノリシック化が容易な１／３分周回路を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
にこの発明に係る１／３分周回路は、一方の入力端がク
ロック信号入力端に接続される排他的論理和ゲートと、
クロック入力端が前記排他的論理和ゲートの出力端に接
続される第１のフリップフロップと、クロック入力端が
前記排他的論理和ゲートの出力端に接続され、データ入
力端が前記第１のフリップフロップの反転出力端に接続
され、出力端が前記第１のフリップフロップのデータ入
力端に接続されると共に分周出力端となる第２のフリッ
プフロップとを具備することを特徴とする。
にこの発明に係る１／３分周回路は、一方の入力端がク
ロック信号入力端に接続される排他的論理和ゲートと、
クロック入力端が前記排他的論理和ゲートの出力端に接
続される第１のフリップフロップと、クロック入力端が
前記排他的論理和ゲートの出力端に接続され、データ入
力端が前記第１のフリップフロップの反転出力端に接続
され、出力端が前記第１のフリップフロップのデータ入
力端に接続されると共に分周出力端となる第２のフリッ
プフロップとを具備することを特徴とする。
【０００９】
【作用】上記構成による１／３分周回路では、第２のフ
リップフロップの出力は入力クロック信号の２回目の立
ち上がりエッジで１となり、２回目の立ち下がりエッジ
で０となり、以後同様の動作の繰り返しにより、デュー
ティ比１対１の１／３分周クロックを得る。
リップフロップの出力は入力クロック信号の２回目の立
ち上がりエッジで１となり、２回目の立ち下がりエッジ
で０となり、以後同様の動作の繰り返しにより、デュー
ティ比１対１の１／３分周クロックを得る。
【００１０】
【実施例】以下、図１及び図２を参照してこの発明の一
実施例を説明する。図１はその構成を示すもので、１は
排他的論理和ゲート、２は第１のフリップフロップ、３
は第２のフリップフロップである。
実施例を説明する。図１はその構成を示すもので、１は
排他的論理和ゲート、２は第１のフリップフロップ、３
は第２のフリップフロップである。
【００１１】排他的論理和ゲート１の一方の入力端Ｂは
クロック信号入力端となり、他方の入力端Ａは第２のフ
リップフロップ３の出力端Ｑに接続される。この排他的
論理和ゲート１は入力Ａ，ＢについてＮＡ・Ｂ＋Ａ・Ｎ
Ｂ＝Ｙを演算出力する。
クロック信号入力端となり、他方の入力端Ａは第２のフ
リップフロップ３の出力端Ｑに接続される。この排他的
論理和ゲート１は入力Ａ，ＢについてＮＡ・Ｂ＋Ａ・Ｎ
Ｂ＝Ｙを演算出力する。
【００１２】第１のフリップフロップ２のクロック入力
端ＣＫは排他的論理和ゲート１の出力端Ｙに接続され、
データ入力端Ｄは第２のフリップフロップ３の出力端Ｑ
に接続される。第２のフリップフロップ３のクロック入
力端ＣＫは排他的論理和ゲート１の出力端Ｙに接続さ
れ、データ入力端Ｄは第１のフリップフロップ２の反転
出力端ＮＱに接続され、出力端Ｑは分周クロック出力端
となる。上記構成において、図２を参照してその動作を
説明する。
端ＣＫは排他的論理和ゲート１の出力端Ｙに接続され、
データ入力端Ｄは第２のフリップフロップ３の出力端Ｑ
に接続される。第２のフリップフロップ３のクロック入
力端ＣＫは排他的論理和ゲート１の出力端Ｙに接続さ
れ、データ入力端Ｄは第１のフリップフロップ２の反転
出力端ＮＱに接続され、出力端Ｑは分周クロック出力端
となる。上記構成において、図２を参照してその動作を
説明する。
【００１３】図２は入力クロックＣＬＫ、排他的論理和
ゲート１の出力Ｙ、第１のフリップフロップ２の反転出
力ＮＱ、第２のフリップフロップ３の出力Ｑのタイミン
グ関係を示している。
ゲート１の出力Ｙ、第１のフリップフロップ２の反転出
力ＮＱ、第２のフリップフロップ３の出力Ｑのタイミン
グ関係を示している。
【００１４】入力クロックＣＬＫは排他的論理和ゲート
１をそのまま通過して各フリップフロップ２，３に入力
される。ここで、２つのフリップフロップ２，３の出力
初期値をともに“０”とすると、第２のフリップフロッ
プ３の出力Ｑは入力クロックＹの２回目の立ち上がりエ
ッジで“１”となる。
１をそのまま通過して各フリップフロップ２，３に入力
される。ここで、２つのフリップフロップ２，３の出力
初期値をともに“０”とすると、第２のフリップフロッ
プ３の出力Ｑは入力クロックＹの２回目の立ち上がりエ
ッジで“１”となる。
【００１５】この結果は排他的論理和ゲート１の一方の
入力Ａとなっているから、この時点でゲート出力Ｙが反
転する。したがって、第２のフリップフロップ３は入力
クロックＣＬＫの立ち下がりエッジに反応するようにな
り、その出力ＱはＣＬＫの２回目の立ち下がりエッジに
よって再び“０”に戻る。以下、同様の動作を繰り返
し、第２のフリップフロップ３の出力にデューティ比１
対１の１／３分周クロックが得られる。
入力Ａとなっているから、この時点でゲート出力Ｙが反
転する。したがって、第２のフリップフロップ３は入力
クロックＣＬＫの立ち下がりエッジに反応するようにな
り、その出力ＱはＣＬＫの２回目の立ち下がりエッジに
よって再び“０”に戻る。以下、同様の動作を繰り返
し、第２のフリップフロップ３の出力にデューティ比１
対１の１／３分周クロックが得られる。
【００１６】したがって、上記構成による１／３分周回
路は、遅延素子を用いずにデューティ比１対１の１／３
分周クロックが得られ、しかも１個のゲート１と２つの
フリップフロップ２，３で実現できるので、容易に実装
規模の縮小、モノリシック化を図ることができる。尚、
この発明は上記実施例にかぎらず、その要旨を逸脱しな
い範囲で種々変形しても、同様に実施可能であることは
いうまでもない。
路は、遅延素子を用いずにデューティ比１対１の１／３
分周クロックが得られ、しかも１個のゲート１と２つの
フリップフロップ２，３で実現できるので、容易に実装
規模の縮小、モノリシック化を図ることができる。尚、
この発明は上記実施例にかぎらず、その要旨を逸脱しな
い範囲で種々変形しても、同様に実施可能であることは
いうまでもない。
【００１７】
【発明の効果】以上のようにこの発明によれば、デュー
ティ比が１対１の１／３分周クロックを得るに際し、遅
延素子が不要で、実装規模の縮小、モノリシック化が容
易な１／３分周回路を提供することができる。
ティ比が１対１の１／３分周クロックを得るに際し、遅
延素子が不要で、実装規模の縮小、モノリシック化が容
易な１／３分周回路を提供することができる。
【図１】この発明に係る１／３分周回路の一実施例を示
す論理回路図。
す論理回路図。
【図２】同実施例の各出力のタイミング関係を示すタイ
ミング図。
ミング図。
【図３】従来の１／３分周回路の構成を示す論理回路
図。
図。
【図４】図３の出力クロックをデューティ比１対１に変
換するための合成回路を示す論理回路図。
換するための合成回路を示す論理回路図。
１…排他的論理和ゲート、２…第１のフリップフロッ
プ、３…第２のフリップフロップ、ＣＬＫ…入力クロッ
ク信号。
プ、３…第２のフリップフロップ、ＣＬＫ…入力クロッ
ク信号。
Claims (1)
- 【請求項１】 一方の入力端がクロック信号入力端に接
続される排他的論理和ゲートと、クロック入力端が前記
排他的論理和ゲートの出力端に接続される第１のフリッ
プフロップと、クロック入力端が前記排他的論理和ゲー
トの出力端に接続され、データ入力端が前記第１のフリ
ップフロップの反転出力端に接続され、出力端が前記第
１のフリップフロップのデータ入力端に接続されると共
に分周出力端となる第２のフリップフロップとを具備す
る１／３分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20052791A JPH0548432A (ja) | 1991-08-09 | 1991-08-09 | １／３分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20052791A JPH0548432A (ja) | 1991-08-09 | 1991-08-09 | １／３分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548432A true JPH0548432A (ja) | 1993-02-26 |
Family
ID=16425797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20052791A Pending JPH0548432A (ja) | 1991-08-09 | 1991-08-09 | １／３分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548432A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030040035A (ko) * | 2001-11-13 | 2003-05-22 | 미쓰비시덴키 가부시키가이샤 | 분주 회로 |
| US8278974B2 (en) | 2010-04-09 | 2012-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Divider circuit |
| US10084458B1 (en) | 2017-03-24 | 2018-09-25 | Toshiba Memory Corporation | Frequency divider circuit |
-
1991
- 1991-08-09 JP JP20052791A patent/JPH0548432A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030040035A (ko) * | 2001-11-13 | 2003-05-22 | 미쓰비시덴키 가부시키가이샤 | 분주 회로 |
| US8278974B2 (en) | 2010-04-09 | 2012-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Divider circuit |
| US10084458B1 (en) | 2017-03-24 | 2018-09-25 | Toshiba Memory Corporation | Frequency divider circuit |
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