JPS60227521A - ２／３分周回路 - Google Patents
２／３分周回路Info
- Publication number
- JPS60227521A JPS60227521A JP8430984A JP8430984A JPS60227521A JP S60227521 A JPS60227521 A JP S60227521A JP 8430984 A JP8430984 A JP 8430984A JP 8430984 A JP8430984 A JP 8430984A JP S60227521 A JPS60227521 A JP S60227521A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- shift register
- output
- frequency dividing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は分周回路、更に詳しくはち分周回路に関する。
従来例の構成とその問題点
従来人力パルスの周波数をちの周波数に分周する回路と
して、全デジタル式で簡単なものがなかった０ 発明の目的 本発明は、全デジタル式の簡単な一分周回路を提供する
事を目的とする。
して、全デジタル式で簡単なものがなかった０ 発明の目的 本発明は、全デジタル式の簡単な一分周回路を提供する
事を目的とする。
発明の構成
本発明は、デユーティが略々１：１の入力パルスを、周
波数かるでデユーティが１：２のパルスに分周するる分
周回路と、この４分周回路の出力を前記入力パルスの正
、負いずれかのリーディングエツジで前記入力パルスの
１クロック分だけシフトさせる第１のシフトレジスタと
、この第１のシフトレジスタの出力を前記第１のシフト
レジスタとは逆極性のリーディングエツジで前記入力パ
ルスの１クロック分だけシフトさせる第２のシフトレジ
スタと、この第２のシフトレジスタの出力と前記４分周
回路の出力との論理積を得る回路とを備えた全ディジタ
ル式の一分周回路である。。
波数かるでデユーティが１：２のパルスに分周するる分
周回路と、この４分周回路の出力を前記入力パルスの正
、負いずれかのリーディングエツジで前記入力パルスの
１クロック分だけシフトさせる第１のシフトレジスタと
、この第１のシフトレジスタの出力を前記第１のシフト
レジスタとは逆極性のリーディングエツジで前記入力パ
ルスの１クロック分だけシフトさせる第２のシフトレジ
スタと、この第２のシフトレジスタの出力と前記４分周
回路の出力との論理積を得る回路とを備えた全ディジタ
ル式の一分周回路である。。
実施例の説明
以下、図面により本発明の詳細な説明する。
第１図は本発明の第１の実施例を示す図であって、第２
図に示す波形図と共に動作を説明する。
図に示す波形図と共に動作を説明する。
第１図において、１は入力端子であって、第２図ａに示
すようなデユーティが略々１：１のパルスが加えられる
。２は一般の１分周回路であって、加えられたパルスの
周波数を堀に分周して、第２図すに示すような高レベル
期間と低レベル期間の比が２＝１のパルスが出力される
。そしてこのパルスは第１のシフトレジスタ３のデータ
Ｄ端子に加えられ、クロックＧＫ端子に加えられている
入力パルスａの正のリーディングエツジでトリガされて
、出力端子Ｑに、第２図Ｃに示すような信号波形が得ら
れる。この信号波形は、第２のシフトレジスタ４のデー
タ端子りに加えられ、クロックＣＫ端子に加えられてい
る入力パルスａの負のリーディングエツジでトリガされ
て、出力端子Ｑに、第２図ｄに示すような信号波形が得
られる。そして１／３０周回路２の出力（第２図ｂ）と
第２のシフトレジスタ４の出力（第２図ｄ）とが、ＡＮ
Ｄ回路５で、論理積がとられて、その出力端子６に第２
図ｅに示すような出力パルスが得られる。この出力パル
スは、入力端子１に加えられた入力パルスの３周期（例
えば第２図ｔ２〜ｔ８の期間）の期間に、２周期のパル
スが存在し、第１図に示した回路は一分周回路を構成し
ている事となる。
すようなデユーティが略々１：１のパルスが加えられる
。２は一般の１分周回路であって、加えられたパルスの
周波数を堀に分周して、第２図すに示すような高レベル
期間と低レベル期間の比が２＝１のパルスが出力される
。そしてこのパルスは第１のシフトレジスタ３のデータ
Ｄ端子に加えられ、クロックＧＫ端子に加えられている
入力パルスａの正のリーディングエツジでトリガされて
、出力端子Ｑに、第２図Ｃに示すような信号波形が得ら
れる。この信号波形は、第２のシフトレジスタ４のデー
タ端子りに加えられ、クロックＣＫ端子に加えられてい
る入力パルスａの負のリーディングエツジでトリガされ
て、出力端子Ｑに、第２図ｄに示すような信号波形が得
られる。そして１／３０周回路２の出力（第２図ｂ）と
第２のシフトレジスタ４の出力（第２図ｄ）とが、ＡＮ
Ｄ回路５で、論理積がとられて、その出力端子６に第２
図ｅに示すような出力パルスが得られる。この出力パル
スは、入力端子１に加えられた入力パルスの３周期（例
えば第２図ｔ２〜ｔ８の期間）の期間に、２周期のパル
スが存在し、第１図に示した回路は一分周回路を構成し
ている事となる。
第３図は、本発明の第２の実施例を示す図であって、第
１図との差は、４分周回路の出力波形のデユーティ比（
高レベル期間と低レベル期間との比）が１＝２になって
いる点にある。第４図の波形図を用いて動作を説明する
。入力端子１に加えられた第４図ａに示す入力パルスは
、ζ分周回路７で分周され第４図すに示すようなパルス
波形が得られる。このパルス波形は、第１図に示した第
１の実施例と同様に、第１．第２のシフトレジメタ８，
９で波形が入力パルス（第４図ａの波形）の正及び負の
リーディングエツジをクロックとして遅延され、第４図
ｄに示すパルスが第２のシフトレジスタ９出力として得
られる。このシフトレジスタ９の出力パルス（第４図ｄ
）と４分周回路の出力パルス（第４図ｂ）とはＯＲ回路
１ｏで論理和かとられて、出力端子６に第４図ｅに示す
ような入力パルスの周波数をちに分周した出力パルスが
得られる。つまり、出力端子６に得られる出力パルスは
、入力端子１に加えられた入力パルスの３周期（例えば
、第４図ｔ１２〜ｔ１８の期間）の期間に、２周期分の
パルスが存在し、第３図に示した回路も４分周回路を構
成している。
１図との差は、４分周回路の出力波形のデユーティ比（
高レベル期間と低レベル期間との比）が１＝２になって
いる点にある。第４図の波形図を用いて動作を説明する
。入力端子１に加えられた第４図ａに示す入力パルスは
、ζ分周回路７で分周され第４図すに示すようなパルス
波形が得られる。このパルス波形は、第１図に示した第
１の実施例と同様に、第１．第２のシフトレジメタ８，
９で波形が入力パルス（第４図ａの波形）の正及び負の
リーディングエツジをクロックとして遅延され、第４図
ｄに示すパルスが第２のシフトレジスタ９出力として得
られる。このシフトレジスタ９の出力パルス（第４図ｄ
）と４分周回路の出力パルス（第４図ｂ）とはＯＲ回路
１ｏで論理和かとられて、出力端子６に第４図ｅに示す
ような入力パルスの周波数をちに分周した出力パルスが
得られる。つまり、出力端子６に得られる出力パルスは
、入力端子１に加えられた入力パルスの３周期（例えば
、第４図ｔ１２〜ｔ１８の期間）の期間に、２周期分の
パルスが存在し、第３図に示した回路も４分周回路を構
成している。
なお、以上の実施例に示した一分周回路は一般的な一分
周回路であって、多くのディジタル回路に関する文献に
記載されているのでその構成・説明等は省略する。
周回路であって、多くのディジタル回路に関する文献に
記載されているのでその構成・説明等は省略する。
第５図は本発明の他の実施例を示す図であって、第１．
３図に示した実施例との差は、第１，３図の第１のシフ
トレジスタ３または８を、−分周回路を構成するフリッ
プフロップと兼用して、構成を簡単にしたものである。
３図に示した実施例との差は、第１，３図の第１のシフ
トレジスタ３または８を、−分周回路を構成するフリッ
プフロップと兼用して、構成を簡単にしたものである。
入力端子１に加えられた第６図ａに示す入力パルスは、
クロックの正のリーディングエツジで動作する第１．第
２のフリップフロップ１１．１２とＮＡＮＤ回路１３で
構成された一分周回路（なおこの１４分周回路は衆知の
回路であるので詳しい動作説明は略する。）でるの周波
数に分周されて、第１のフリップフロップ１１、及び第
２のフリップフロップ１２の出力端子Ｑには、それぞれ
第６図す、Ｃに示すようなパルスが得られる。そして、
第２のフリップフロップ１２の出力波形（第６図Ｃ）は
、入力パルス（第６図ａ）の負のリーディングエツジを
クロックとする第２のシフトレジスタ１４でパルス遅延
されて、第６図ｅに示すパルスが第２のシフトレジスタ
１４の出力端子に得られる。そして、第１のフリップフ
ロップ１１の出力パルス（第６図ｂ）と、第２のシフト
レジスタ１４の出力パルス（第６図ｅ）は、ＡＮＤ回路
１６で論理積がとられ、その出力端子６には第６図に示
すように、入力パルスの周波数が％に分周された出力パ
ルスが得られ、第５図に示す簡単な回路でち分周回路を
構成する事ができる。
クロックの正のリーディングエツジで動作する第１．第
２のフリップフロップ１１．１２とＮＡＮＤ回路１３で
構成された一分周回路（なおこの１４分周回路は衆知の
回路であるので詳しい動作説明は略する。）でるの周波
数に分周されて、第１のフリップフロップ１１、及び第
２のフリップフロップ１２の出力端子Ｑには、それぞれ
第６図す、Ｃに示すようなパルスが得られる。そして、
第２のフリップフロップ１２の出力波形（第６図Ｃ）は
、入力パルス（第６図ａ）の負のリーディングエツジを
クロックとする第２のシフトレジスタ１４でパルス遅延
されて、第６図ｅに示すパルスが第２のシフトレジスタ
１４の出力端子に得られる。そして、第１のフリップフ
ロップ１１の出力パルス（第６図ｂ）と、第２のシフト
レジスタ１４の出力パルス（第６図ｅ）は、ＡＮＤ回路
１６で論理積がとられ、その出力端子６には第６図に示
すように、入力パルスの周波数が％に分周された出力パ
ルスが得られ、第５図に示す簡単な回路でち分周回路を
構成する事ができる。
発明の効果
以上のように、本発明によれば非常に簡単な回路構成で
全デジタル回路の名分周回路を得る事ができ、その利用
効果は大きい。
全デジタル回路の名分周回路を得る事ができ、その利用
効果は大きい。
第１図は本発明の第１の実施例を示す回路図、第２図は
その動作説明の為の波形図、第３図は本発明の第２の実
施例を示す回路図、第４図はその動作説明の為の波形図
、第６図は本発明の第３の実施例を示す回路図、第６図
はその動作説明の為の波形図である。 １・・・・・入力端１子、２，７・・・・・４分周回路
、３゜８・・・・・第１のシフトレジスタ、４，９．１
４・・・・・・第２のシフトレジスタ、５，１６・・・
・・・ＡＮＤ回路、６．９・・・・・・出力端子、１０
・・・・・・ＯＲ回路、１１・・・・・・第１のフリッ
プフロップ、１２・・・・・第２のフリップフロップ。 第１図 ？ 第２図 第３図 第４図 第５図 第６図
その動作説明の為の波形図、第３図は本発明の第２の実
施例を示す回路図、第４図はその動作説明の為の波形図
、第６図は本発明の第３の実施例を示す回路図、第６図
はその動作説明の為の波形図である。 １・・・・・入力端１子、２，７・・・・・４分周回路
、３゜８・・・・・第１のシフトレジスタ、４，９．１
４・・・・・・第２のシフトレジスタ、５，１６・・・
・・・ＡＮＤ回路、６．９・・・・・・出力端子、１０
・・・・・・ＯＲ回路、１１・・・・・・第１のフリッ
プフロップ、１２・・・・・第２のフリップフロップ。 第１図 ？ 第２図 第３図 第４図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 ０）デユーティが略々１：１の入力パルスを、周波数が
省で高レベル期間と低レベル期間との比が２＝１もしく
は１：２のパルスに分周する一分周回路と、この４分周
回路の出力を前記入力パルスの正、負いずれかのリーデ
ィングエツジで前記入力パルスの１クロック分だけシフ
トさせる第１のシフトレジスタとこの第１のシフトレジ
スタの出力を前記第１のシフトレジスタとは逆極性のリ
ーディングエツジで前記入力パルスの１クロック分だけ
シフトさせる第２のシフトレジスタと、この第２のシフ
トレジスタの出力と前記−分周回路の出力との論理積も
しくは論理和を得る回路とを備えたち分周回路。 ＠）第１のシフトレジスタが、−分周回路を構成するシ
フトレジスタを兼ねている事を特徴とする特許請求の範
囲第１項記載の名分周回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8430984A JPS60227521A (ja) | 1984-04-25 | 1984-04-25 | ２／３分周回路 |
| KR1019850002715A KR900006266B1 (ko) | 1984-04-25 | 1985-04-23 | 펄스회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8430984A JPS60227521A (ja) | 1984-04-25 | 1984-04-25 | ２／３分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60227521A true JPS60227521A (ja) | 1985-11-12 |
Family
ID=13826891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8430984A Pending JPS60227521A (ja) | 1984-04-25 | 1984-04-25 | ２／３分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60227521A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62227220A (ja) * | 1986-03-29 | 1987-10-06 | Toshiba Corp | 分周回路 |
| JPS6388919A (ja) * | 1986-10-02 | 1988-04-20 | Fujitsu Ltd | 奇数分周回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726930A (en) * | 1980-07-25 | 1982-02-13 | Fujitsu Ltd | Odd-number frequency division circuit |
-
1984
- 1984-04-25 JP JP8430984A patent/JPS60227521A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726930A (en) * | 1980-07-25 | 1982-02-13 | Fujitsu Ltd | Odd-number frequency division circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62227220A (ja) * | 1986-03-29 | 1987-10-06 | Toshiba Corp | 分周回路 |
| JPS6388919A (ja) * | 1986-10-02 | 1988-04-20 | Fujitsu Ltd | 奇数分周回路 |
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