JPS63310058A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JPS63310058A JPS63310058A JP62147243A JP14724387A JPS63310058A JP S63310058 A JPS63310058 A JP S63310058A JP 62147243 A JP62147243 A JP 62147243A JP 14724387 A JP14724387 A JP 14724387A JP S63310058 A JPS63310058 A JP S63310058A
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- clock
- basic internal
- internal clock
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- 230000010355 oscillation Effects 0.000 claims abstract description 13
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 101000632748 Homo sapiens NADH-ubiquinone oxidoreductase chain 2 Proteins 0.000 abstract description 13
- 102100028488 NADH-ubiquinone oxidoreductase chain 2 Human genes 0.000 abstract description 13
- 238000006243 chemical reaction Methods 0.000 abstract description 10
- 101000604411 Homo sapiens NADH-ubiquinone oxidoreductase chain 1 Proteins 0.000 abstract description 9
- 102100038625 NADH-ubiquinone oxidoreductase chain 1 Human genes 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
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- Microcomputers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は中央処理装置および種々の周辺機能部を単一
チップ上に集積したマイクロコンピュータに関するもの
である。
チップ上に集積したマイクロコンピュータに関するもの
である。
従来この種のマイクロコンピュータではアナログ−ディ
ジタル変換器（以下ＦＡ−Ｄ変換器」と言う）と前記Ａ
−Ｄ変換器以外の部分は同一の基本内部クロックで制御
されており、種々の内部制御信号は同一の変化タイミン
グを有することになる。
ジタル変換器（以下ＦＡ−Ｄ変換器」と言う）と前記Ａ
−Ｄ変換器以外の部分は同一の基本内部クロックで制御
されており、種々の内部制御信号は同一の変化タイミン
グを有することになる。
第６図は従来技術における基本内部クロックおよび内部
制御信号のタイミングチャートの一例である。同図にお
いて、ＡＡはマイクロコンピュータの基本内部クロック
であり、この基本内部クロックＡＡを分周して例えば前
記Ａ−Ｄ変換器以外の各部分を制御するための内部制御
信号ＤＯ，ＥＥが作成されるとともに、同じく基本内部
クロックＡＡを分周して前記Ａ−Ｄ変換器を制御するた
めの内部制御信号ＦＦが作成される。これらの内部制御
信号ＤＤ、ＥＥ、ＦＦは同一の基本内部クロックＡＡを
基準として作成されるので、前記Ａ−Ｄ変換器を制御す
る内部制御信号ＦＦと前記Ａ−Ｄ変換器以外の部分を制
御する内部制御信号ＤＤ、ＥＥとの変化タイミングが同
一になることがある。
制御信号のタイミングチャートの一例である。同図にお
いて、ＡＡはマイクロコンピュータの基本内部クロック
であり、この基本内部クロックＡＡを分周して例えば前
記Ａ−Ｄ変換器以外の各部分を制御するための内部制御
信号ＤＯ，ＥＥが作成されるとともに、同じく基本内部
クロックＡＡを分周して前記Ａ−Ｄ変換器を制御するた
めの内部制御信号ＦＦが作成される。これらの内部制御
信号ＤＤ、ＥＥ、ＦＦは同一の基本内部クロックＡＡを
基準として作成されるので、前記Ａ−Ｄ変換器を制御す
る内部制御信号ＦＦと前記Ａ−Ｄ変換器以外の部分を制
御する内部制御信号ＤＤ、ＥＥとの変化タイミングが同
一になることがある。
従来のＡ−Ｄ変換器を有するマイクロコンピュータは以
上のように同一の基本内部クロックＡＡを基にして各内
部制御信号ＤＯ，ＥＥ、ＦＦを発生させているので、前
記Ａ−Ｄ変換器と前記Ａ−り変換器以外の部分が同一の
制御タイミングで動作し、前記Ａ−Ｄ変換器以外の部分
の動作により生ずる雑音が前記Ａ−Ｄ変換器の動−作に
影響を与え、その変換精度が悪くなるという問題点があ
った。
上のように同一の基本内部クロックＡＡを基にして各内
部制御信号ＤＯ，ＥＥ、ＦＦを発生させているので、前
記Ａ−Ｄ変換器と前記Ａ−り変換器以外の部分が同一の
制御タイミングで動作し、前記Ａ−Ｄ変換器以外の部分
の動作により生ずる雑音が前記Ａ−Ｄ変換器の動−作に
影響を与え、その変換精度が悪くなるという問題点があ
った。
この発明は上記のような問題点を解消するためになされ
たもので、Ａ−Ｄ変換器の変換精度の高いマイクロコン
ピュータを得ることを目的としている。
たもので、Ａ−Ｄ変換器の変換精度の高いマイクロコン
ピュータを得ることを目的としている。
この発明に係るマイクロコンピュータは２！！類の互い
に変化タイミングが異なる基本内部クロックを発生させ
る発振回路を備え、Ａ−Ｄ変換器と前記Ａ−Ｄ変換変換
性以外分とがそれぞれ異なった変化タイミングを有する
２種類の基本内部クロックにより制御されるようにした
ものである。
に変化タイミングが異なる基本内部クロックを発生させ
る発振回路を備え、Ａ−Ｄ変換器と前記Ａ−Ｄ変換変換
性以外分とがそれぞれ異なった変化タイミングを有する
２種類の基本内部クロックにより制御されるようにした
ものである。
この発明におけるマイクロコンピュータはＡ−Ｄ変換器
と前記Ａ−Ｄ変換器以外の部分とがそれぞれ異なった変
化タイミングを有する２種類の基本内部クロックにより
制御され、前記Ａ−Ｄ変換器の動作タイミングと前記Ａ
−Ｄ変換器以外の動作タイミングとの重複が禁止され、
前記Ａ−Ｄ変換器以外の動作により生ずる雑音によるＡ
−Ｄ変換精度への影響をなくし、高い変換精度が得られ
る。
と前記Ａ−Ｄ変換器以外の部分とがそれぞれ異なった変
化タイミングを有する２種類の基本内部クロックにより
制御され、前記Ａ−Ｄ変換器の動作タイミングと前記Ａ
−Ｄ変換器以外の動作タイミングとの重複が禁止され、
前記Ａ−Ｄ変換器以外の動作により生ずる雑音によるＡ
−Ｄ変換精度への影響をなくし、高い変換精度が得られ
る。
第１図はこの発明による一実施例であり、第２図は第１
図中における分周回路ＦＤの詳細図である。両図におい
て、源発蛋回路ＳＳの出力が分周回路ＦＤ中のＤラッチ
Ｄ１のクロックパルス入力端ＣＤに接続されるとともに
、インバータ■を介してＤラッチＤ２のクロックパルス
入力ｒａＣｐにも接続される。またＤラッチＤ１のＱ出
力端がＤラッチＤ２のデータ人力ＯａＤに接続されると
ともに、Ａ−Ｄ変換器ＡＤにも接続される。さらにＤラ
ッチＤ２のＱ出力端がＤラッチＤ１のデータ入力端りに
接続される。そして、ＤラッチＤ２のＱ出力端がＡ−Ｄ
変換器以外の部分ＮＡＤ１．ＮＡＤ２のそれぞれに接続
される。
図中における分周回路ＦＤの詳細図である。両図におい
て、源発蛋回路ＳＳの出力が分周回路ＦＤ中のＤラッチ
Ｄ１のクロックパルス入力端ＣＤに接続されるとともに
、インバータ■を介してＤラッチＤ２のクロックパルス
入力ｒａＣｐにも接続される。またＤラッチＤ１のＱ出
力端がＤラッチＤ２のデータ人力ＯａＤに接続されると
ともに、Ａ−Ｄ変換器ＡＤにも接続される。さらにＤラ
ッチＤ２のＱ出力端がＤラッチＤ１のデータ入力端りに
接続される。そして、ＤラッチＤ２のＱ出力端がＡ−Ｄ
変換器以外の部分ＮＡＤ１．ＮＡＤ２のそれぞれに接続
される。
なお、第３図は第１．２図に示される装置の動作を表す
タイミングチャートである。
タイミングチャートである。
次に上記のように構成されたマイクロコンピュータの動
作について説咀する。ます源発撮回路ＳＳにおいて第３
図に示されたような基本クロックａａが発生される。こ
の基本クロックａａが分周回路ＦＤに入力され、分周さ
れることにより、第３図に示されたような２種類の互い
に変化タイミングが異なる基本内部クロックｂｂ、ｃｃ
が発生される。ここで分周回路ＦＤの動作の詳細につい
て説明する。まず基本クロックａａがＨ″のとき、Ｄラ
ッチＤ１のクロックパルス入力Ｏｈ Ｃｏには“Ｈ”が
入力されるのでＤラッチＤ１はラッチ状態になり、一方
ＤラッチＤ２のクロックパルス入力端Ｃ１にはインバー
タＩを介してＬ″が入力されてＤラッチＤ２はアンラッ
チ状態となる。
作について説咀する。ます源発撮回路ＳＳにおいて第３
図に示されたような基本クロックａａが発生される。こ
の基本クロックａａが分周回路ＦＤに入力され、分周さ
れることにより、第３図に示されたような２種類の互い
に変化タイミングが異なる基本内部クロックｂｂ、ｃｃ
が発生される。ここで分周回路ＦＤの動作の詳細につい
て説明する。まず基本クロックａａがＨ″のとき、Ｄラ
ッチＤ１のクロックパルス入力Ｏｈ Ｃｏには“Ｈ”が
入力されるのでＤラッチＤ１はラッチ状態になり、一方
ＤラッチＤ２のクロックパルス入力端Ｃ１にはインバー
タＩを介してＬ″が入力されてＤラッチＤ２はアンラッ
チ状態となる。
この場合、基本内部クロックＣＣはＤラッチＤ１のラッ
チ内容の反転レベルになり、一方ＤラッチＤ２のデータ
入力端りにはＤラッチＤ１のＱ出力が入力されるので、
基本内部クロックｂｂはその反転レベル言い換えるとＤ
ラッチＤ１のラッチ内容と同じレベルとなる。これとは
逆に基本クロックａａが“Ｌ”のとき同様に考えると、
ＤラッチＤ１．Ｄ２はそれぞれアンラッチ状態、ラッチ
状態となる。この場合、基本内部クロックｂｂはＤラッ
チＤ２のラッチ内容の反転レベルになり、ＤラッチＤ１
のデータ入力端りにＤラッチＤ２のＱ出力が入力される
ので基本内部クロックＣＣはＤラッチＤ２のラッチ内容
の反転レベルになる。これらのことをまとめると表１の
ようになる。
チ内容の反転レベルになり、一方ＤラッチＤ２のデータ
入力端りにはＤラッチＤ１のＱ出力が入力されるので、
基本内部クロックｂｂはその反転レベル言い換えるとＤ
ラッチＤ１のラッチ内容と同じレベルとなる。これとは
逆に基本クロックａａが“Ｌ”のとき同様に考えると、
ＤラッチＤ１．Ｄ２はそれぞれアンラッチ状態、ラッチ
状態となる。この場合、基本内部クロックｂｂはＤラッ
チＤ２のラッチ内容の反転レベルになり、ＤラッチＤ１
のデータ入力端りにＤラッチＤ２のＱ出力が入力される
ので基本内部クロックＣＣはＤラッチＤ２のラッチ内容
の反転レベルになる。これらのことをまとめると表１の
ようになる。
今、基本クロックａａが“Ｈ”でＤラッチＤ１に“Ｈ”
がラッチされていると仮定すると、基本内部クロックｂ
ｂ、ｃｃはそれぞれ“Ｈ″、“し”（第３図中の区間ａ
−ｂ）になる。次に基本り０ツクａａが“Ｈ”から“し
”に変化（第３図中のｂ）することによりＤラッチＤ２
−はＤラッチＤ１がラッチしていた内容の反転レベルで
あるＬ”をラッチする。そのため、第３図中の区間ｂ−
ｃにおいては、基本内部クロックｂｂ、ｃｃはともにＨ
”になる。次に基本クロックａａが゛シ′′から“Ｈ”
に変化（第３図中のＣ）することによりＤラッチＤ１は
ＤラッチＤ２がラッチしていた内容と同じレベルである
“Ｌ”をラッチする。そのため、第３図中の区間ｃ−ｄ
においては、基本内部クロックｂｂ、ｃｃはそれぞれ“
Ｌパ、“°Ｈ”になる。次に基本クロックａ、ａが“Ｈ
”から“し”に変化（第３図中のｄ）することによりＤ
ラッチＤ２はＤラッチＤ１がラッチしていた内容の反転
レベルである“Ｈ”をラッチする。そのため、第３図中
の区間ｄ−ｅにおいては、基本内部クロックｂｂ、ｃｃ
はともに“Ｌ”になる。以上の動作を繰り返すことによ
り第３図に示すような２種類の互いに変化タイミングが
異なる基本内部クロックｂｂ、ｃｃが得られる。このよ
うにして得られた基本内部クロックｂｂはＡ−Ｄ変換器
以外の部分ＮＡＤ１．ＮＡＤ２に入力されるとともに、
基本内部クロックＣＣはＡ−Ｄ変換器ＡＤに入力される
。そしてＡ−Ｄ変換器以外の部分ＮＡＤＩ。
がラッチされていると仮定すると、基本内部クロックｂ
ｂ、ｃｃはそれぞれ“Ｈ″、“し”（第３図中の区間ａ
−ｂ）になる。次に基本り０ツクａａが“Ｈ”から“し
”に変化（第３図中のｂ）することによりＤラッチＤ２
−はＤラッチＤ１がラッチしていた内容の反転レベルで
あるＬ”をラッチする。そのため、第３図中の区間ｂ−
ｃにおいては、基本内部クロックｂｂ、ｃｃはともにＨ
”になる。次に基本クロックａａが゛シ′′から“Ｈ”
に変化（第３図中のＣ）することによりＤラッチＤ１は
ＤラッチＤ２がラッチしていた内容と同じレベルである
“Ｌ”をラッチする。そのため、第３図中の区間ｃ−ｄ
においては、基本内部クロックｂｂ、ｃｃはそれぞれ“
Ｌパ、“°Ｈ”になる。次に基本クロックａ、ａが“Ｈ
”から“し”に変化（第３図中のｄ）することによりＤ
ラッチＤ２はＤラッチＤ１がラッチしていた内容の反転
レベルである“Ｈ”をラッチする。そのため、第３図中
の区間ｄ−ｅにおいては、基本内部クロックｂｂ、ｃｃ
はともに“Ｌ”になる。以上の動作を繰り返すことによ
り第３図に示すような２種類の互いに変化タイミングが
異なる基本内部クロックｂｂ、ｃｃが得られる。このよ
うにして得られた基本内部クロックｂｂはＡ−Ｄ変換器
以外の部分ＮＡＤ１．ＮＡＤ２に入力されるとともに、
基本内部クロックＣＣはＡ−Ｄ変換器ＡＤに入力される
。そしてＡ−Ｄ変換器以外の部分ＮＡＤＩ。
ＮＡＤ２では基本内部クロックｂｂを分周することによ
りそれぞれ第３図に示すような内部制御信号ｄｄ、ｅｅ
が作成され、これらの信号ｄｄ、ｅｅに基いて各部分Ｎ
ＡＤ１．ＮＡＤ２動作がそれぞれ制御される。一方、Ａ
−Ｄ変換器ＡＤでは基本内部クロックＣＣを分周するこ
とにより第３図に示すような内部制御信号ｆｆが作成さ
れ、この信号ｆｆに基いてＡ−Ｄ変換器ＡＤの動作が制
御される。
りそれぞれ第３図に示すような内部制御信号ｄｄ、ｅｅ
が作成され、これらの信号ｄｄ、ｅｅに基いて各部分Ｎ
ＡＤ１．ＮＡＤ２動作がそれぞれ制御される。一方、Ａ
−Ｄ変換器ＡＤでは基本内部クロックＣＣを分周するこ
とにより第３図に示すような内部制御信号ｆｆが作成さ
れ、この信号ｆｆに基いてＡ−Ｄ変換器ＡＤの動作が制
御される。
このように相互に変化タイミングが異なる基本内部クロ
ックｂｂ、ｃｃを基にしてＡ−Ｄ変換器以外の部分ＮＡ
Ｄ１．ＮＡＤ２およびＡ−Ｄ変換器ＡＤのそれぞれの内
部制御信号ｄｄ、ｅｅ、ｆｆを発生させたことにより、
Ａ−Ｄ変換器以外の部分ＮＡＤ１．ＮＡＤ２とＡ−Ｄ変
換器ＡＤとが同一タイミングで動作することはない。そ
の結果、Ａ−Ｄ変換器以外の部分ＮＡＤ１．ＮＡＤ２の
動作により発生する雑音によりＡ−Ｄ変換器ＡＤの動作
に影響を及ぼすことはなくなり、Ａ−Ｄ変換器ＡＤにお
いて高い変換精度が得られる。
ックｂｂ、ｃｃを基にしてＡ−Ｄ変換器以外の部分ＮＡ
Ｄ１．ＮＡＤ２およびＡ−Ｄ変換器ＡＤのそれぞれの内
部制御信号ｄｄ、ｅｅ、ｆｆを発生させたことにより、
Ａ−Ｄ変換器以外の部分ＮＡＤ１．ＮＡＤ２とＡ−Ｄ変
換器ＡＤとが同一タイミングで動作することはない。そ
の結果、Ａ−Ｄ変換器以外の部分ＮＡＤ１．ＮＡＤ２の
動作により発生する雑音によりＡ−Ｄ変換器ＡＤの動作
に影響を及ぼすことはなくなり、Ａ−Ｄ変換器ＡＤにお
いて高い変換精度が得られる。
第４図はこの発明による他の実施例を示すシステム図で
あり、第５図は第４図の発成回路Ｏ８の動作を説明する
ためのタイミングチャートである。
あり、第５図は第４図の発成回路Ｏ８の動作を説明する
ためのタイミングチャートである。
第４図において、源発振回路ＳＳの出力側が、Ａ−Ｄ変
換器ＡＤ以外の部分ＮＡＤ１．ＮＡＤ２に接続されると
ともに、遅延回路ＤＣを介してＡ−Ｄ変換器ＡＤに接続
される。
換器ＡＤ以外の部分ＮＡＤ１．ＮＡＤ２に接続されると
ともに、遅延回路ＤＣを介してＡ−Ｄ変換器ＡＤに接続
される。
上記のように構成されているのでやＡ−Ｄ変換器以外の
部分ＮＡＤ１．ＮＡＤ２には源発振回路ＳＳより出力さ
れる第５図で示されたような基本内部クロックａａａが
入力される。そしてＡ−Ｄ変換器以外の部分ＮＡＤ１．
ＮＡＤ２において、上記基本内部クロックａａａに基づ
いて内部制御信号が作成され、この内部制御信号に基づ
き各部ＮＡＤ１．ＮＡＤ２の動作が制御される。一方、
基本内部クロックａａａは遅延回路ＤＣにも入力され、
ここで基本内部クロックａａａが遅延されて第５図に示
されるような基本内部クロックａａａとは異なる変化タ
イミングをもつ基本内部クロックｂｂｂが作成されＡ−
Ｄ変換器ＡＤに入力される。Ａ−Ｄ変換ＢＡＤでは上記
基本内部クロックｂｂｂに基づいてＡ−Ｄ変換器用の内
部制御信号を作成しく第３図の内部制御信号ｆｆに相当
する）、この内部制御信号に基づきＡ−Ｄ変換器ＡＤの
動作が制御される。そのため上記と同様の効果が得られ
る。
部分ＮＡＤ１．ＮＡＤ２には源発振回路ＳＳより出力さ
れる第５図で示されたような基本内部クロックａａａが
入力される。そしてＡ−Ｄ変換器以外の部分ＮＡＤ１．
ＮＡＤ２において、上記基本内部クロックａａａに基づ
いて内部制御信号が作成され、この内部制御信号に基づ
き各部ＮＡＤ１．ＮＡＤ２の動作が制御される。一方、
基本内部クロックａａａは遅延回路ＤＣにも入力され、
ここで基本内部クロックａａａが遅延されて第５図に示
されるような基本内部クロックａａａとは異なる変化タ
イミングをもつ基本内部クロックｂｂｂが作成されＡ−
Ｄ変換器ＡＤに入力される。Ａ−Ｄ変換ＢＡＤでは上記
基本内部クロックｂｂｂに基づいてＡ−Ｄ変換器用の内
部制御信号を作成しく第３図の内部制御信号ｆｆに相当
する）、この内部制御信号に基づきＡ−Ｄ変換器ＡＤの
動作が制御される。そのため上記と同様の効果が得られ
る。
以上のように、この発明によれば、Ａ−Ｄ変換器と前記
Ａ−Ｄ変換器以外の部分とがそれぞれ巽なった変化タイ
ミングを有する２種類の基本内部クロックにより制御さ
れるようにしたので、Ａ−Ｄ変換器とＡ−Ｄ変換器以外
の部分との動作タイミングが同一になることがなくなり
、変換精度の高いＡ−Ｄ変換器を有するマイクロコンピ
ュータが得られる効果がある。
Ａ−Ｄ変換器以外の部分とがそれぞれ巽なった変化タイ
ミングを有する２種類の基本内部クロックにより制御さ
れるようにしたので、Ａ−Ｄ変換器とＡ−Ｄ変換器以外
の部分との動作タイミングが同一になることがなくなり
、変換精度の高いＡ−Ｄ変換器を有するマイクロコンピ
ュータが得られる効果がある。
第１図はこの発明の一実施例によるシステム図、第２図
は第１図の分周回路の詳細−図、第３図は第１図に示さ
れるシステムの動作を説明するためのタイミングチャー
ト、第４図はこの発明の他の実施例によるシステム図、
第５図は第４図に示されるシステムの動作を説明するた
めのタイミングチャート、第６図は従来の基本内部クロ
ックおよび内部υＪｔｌＯ信号のタイミングチャートで
ある。 図において、ａａは基本クロック、ａａａ、ｂｂ、ｂｂ
ｂ、ｃｃはそれぞれ基本内部クロック、ＡＤはＡ−Ｄ変
換器、ＮＡＤｌ、ＮＡＤ２はＡ−り変換器以外の部分、
ＦＤは分周器、Ｄｌ、Ｄ２はＤラッチ、ＳＳは発振回路
、ＤＣは遅延回路。 Ｏ８は発振回路である。 なお、各図中同一符号は同一または相当部分を示す。
は第１図の分周回路の詳細−図、第３図は第１図に示さ
れるシステムの動作を説明するためのタイミングチャー
ト、第４図はこの発明の他の実施例によるシステム図、
第５図は第４図に示されるシステムの動作を説明するた
めのタイミングチャート、第６図は従来の基本内部クロ
ックおよび内部υＪｔｌＯ信号のタイミングチャートで
ある。 図において、ａａは基本クロック、ａａａ、ｂｂ、ｂｂ
ｂ、ｃｃはそれぞれ基本内部クロック、ＡＤはＡ−Ｄ変
換器、ＮＡＤｌ、ＮＡＤ２はＡ−り変換器以外の部分、
ＦＤは分周器、Ｄｌ、Ｄ２はＤラッチ、ＳＳは発振回路
、ＤＣは遅延回路。 Ｏ８は発振回路である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- （１）中央処理装置、周辺機能部およびアナログ−ディ
ジタル変換器を単一チップ上に集積したマイクロコンピ
ュータにおいて、 ２種類の互いに変化タイミングが異なる基本内部クロッ
クを発生させる発振回路を備え、 前記アナログ−ディジタル変換器と前記アナログ−ディ
ジタル変換器以外の部分とがそれぞれ異なつた変化タイ
ミングを有する２種類の基本内部クロックにより制御さ
れることを特徴とするマイクロコンピュータ。 - （２）前記発振回路が基本クロックを発生させる源発振
回路と、前記源発振回路により出力される基本クロック
に基づき２種類の互いに変化タイミングが異なる基本内
部クロックを発生させる分周回路とを備えたことを特徴
とする特許請求の範囲第１項記載のマイクロコンピュー
タ。 - （３）前記発振回路が第１の基本内部クロックを発生さ
せる源発振回路と、前記源発振回路より出力される第１
の基本内部クロックを遅延させることにより第１の基本
内部クロックとは変化タイミングの異なる第２の基本内
部クロックを発生させる遅延回路とを備えたことを特徴
とする特許請求の範囲第１項記載のマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147243A JP2573608B2 (ja) | 1987-06-11 | 1987-06-11 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147243A JP2573608B2 (ja) | 1987-06-11 | 1987-06-11 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310058A true JPS63310058A (ja) | 1988-12-19 |
| JP2573608B2 JP2573608B2 (ja) | 1997-01-22 |
Family
ID=15425818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62147243A Expired - Fee Related JP2573608B2 (ja) | 1987-06-11 | 1987-06-11 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573608B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991020051A1 (en) * | 1990-06-11 | 1991-12-26 | Oki Electric Industry Co., Ltd. | Microcomputer provided with built-in converter |
| US7456763B2 (en) | 2006-01-19 | 2008-11-25 | Panasonic Corporation | Semiconductor device having an A/D conversion circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057736A (ja) * | 1983-09-08 | 1985-04-03 | Matsushita Electric Ind Co Ltd | 中継用無線装置 |
| JPS63126320A (ja) * | 1986-10-07 | 1988-05-30 | クリスタル セミコンダクター コーポレーション | アナログ−デジタル変換器の電気ノイズの影響を少なくする方法 |
-
1987
- 1987-06-11 JP JP62147243A patent/JP2573608B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057736A (ja) * | 1983-09-08 | 1985-04-03 | Matsushita Electric Ind Co Ltd | 中継用無線装置 |
| JPS63126320A (ja) * | 1986-10-07 | 1988-05-30 | クリスタル セミコンダクター コーポレーション | アナログ−デジタル変換器の電気ノイズの影響を少なくする方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991020051A1 (en) * | 1990-06-11 | 1991-12-26 | Oki Electric Industry Co., Ltd. | Microcomputer provided with built-in converter |
| US5307066A (en) * | 1990-06-11 | 1994-04-26 | Oki Electric Industry Co., Ltd. | Microprocessor controlled converter having reduced noise interference and method of operating same |
| US7456763B2 (en) | 2006-01-19 | 2008-11-25 | Panasonic Corporation | Semiconductor device having an A/D conversion circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2573608B2 (ja) | 1997-01-22 |
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