JPH01226237A - Ｃｍｉ信号用位相比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、光伝送等において、ＣＭ　Ｔ　（ＣｏｄｅＭ
ａｒｋ　Ｉｎｖｅｒｓｉｏｎ）信号とタイミングクロッ
クを位相同期させるＰＬＬ回路等に使用され、この両者
の位相差を比較し、その位相差に相当する出力を得るた
めのＣＭＩ信号用位相比較回路に関するものである。

［従来の技術］ 従来より、ディジタル信号とタイミングクロックとの位
相差を比較し、その位相差に相当する出力を発生ずる位
相比較回路として第５図に示す回路が知られている。第
５図の回路は、否定論理和ゲートＮ０ＲＩＩによりディ
ジタル信号とタイミングクロックとの位相比較信号ｓ１
を得、否定論理和ゲートＮ０ＲＩ２によりデインタル信
号とタイミングクロックの論理否定ケートＩＮＶＩ３に
よる論理否定信号との位相比較信号ｓ２とを得て、位相
比較信号Ｓ１と位相比較信号ｓ２との差を位相差情報と
して差動増幅器ＡＭ１１４で得る。

第６図は第５図の入力信号として“１”及び“０′°が
それぞれ奇数個しか連続しないディジタル信号が入力し
た場合の動作を示すタイムヂャートである。第６図のタ
イムヂャートかられかるように、第５図の回路は入力信
号の立ち下がり点りから半周期Ｔ１において入力信号と
タイミングクロックとの位相差に応じた出力を発生ずる
。即ち、この出力を上記の半周期Ｔ、にイったって積分
すれば位相差に比例した値を得ることができ、また、タ
イミングクロックの立ち」二かり点の直前に入力信号の
立ち下がり点がない期間例えばＴ２．Ｔ３では、その期
間Ｔ、で零出力が、期間Ｔ３でその期間にわたる積分値
が零になる出力ｓ３ａ、Ｓ３ｂ、Ｓ３ｃが発生され、従
って、一定期間にわたる積分の結果は入力信号とタイミ
ングクロックとの位相差に相当する出力となる。

しかし、第５図の回路は入力信号として″１”及び°“
０パが偶数個連続している信号を含むディジタル信号が
人力した場合には不都合な出力を発生ずる。この場合の
第５図の回路の動作を示すタイムヂャ−１・を第７図に
示す。第７図のタイムヂャ−１・かられかるように、入
力信号が偶数個の連続した“１”あるいは０゛°のとき
その信号の立ち下がり点ｔからの周期゛Ｆ４においては
位相差に応じた出力を発生していない。その理由は、例
えば周期Ｔ４において入力信号の立ち下がり点ｔから半
周期後の半周期′工゛４λに積分によっても零にならな
い出力Ｓ３ａ′　、Ｓ３ｂ′か発生ずるためである。

一方、従来より、光伝送等で使用される信号としてＣＭ
Ｉ信号がある。このＣＭ　Ｉ　（Ｃｏｄｅ　ＭａｒｋＩ
ｎｖｅｒｓｉｏｎ）信号は、情報符号の“１゛°を交互
の００”と゛１Ｆ信号で表現し、情報符号の“０”を０
１”で表現する符号方式である。このＣＭＩ信号の場合
、偶数個の連続した１”及び“０”の信号がディジタル
入力信号の中に現れる。前述したように、第５図の回路
は偶数個の連続した”ｌ”あるいは“０゛を含むディジ
タル信号に対してタイミングクロックとの位相差情報及
び零情報以外の情報を発生ずる欠点がある。従って、第
５図の回路は、ＣＭＩ信号とタイミングクロックとの位
相比較回路として用いることができない。

ＣＭＴ信号に対する第５図の回路の欠点を補うために、
前記ＣＭＩ信号を半周期遅延させた信号を利用した回路
がある。第８図の回路はその従来例である。第８図の回
路は入力ＣＭＩ信号を遅延回路ＤＥＬＡＹ　１５と論理
否定ゲートＩ　ＮＶ　１６とに入力し、それぞれの出力
を否定論理積ゲートＮＡＮＤ　Ｉ　７に入力して否定論
理積をとることに」；り変換信号を得て、前記変換信号
とタイミング−４＝ クロックとを第５図に示した回路に入力するこ七により
出力信号として位相差情報を得ている。

第９図は第８図の回路の入力信号としてＣＭＩ信号が入
力したときの動作を示すタイムヂャートである。第９図
のタイムヂャートかられかるように、第８図の回路にお
いてＣＭＩ信号は、偶数個の連続した“ビ及び“０°゛
がない信号に変換された後、第５図と同様の位相比較回
路に入力される。従って、第８図の回路はＣＭＩ信号に
対してタイミングクロックとの位相差情報を発生するこ
とができる。また、第８図の回路における遅延回路は半
周期以内の遅延であれば、半周期の遅延の場合と類似し
た効果を得ることができる。ずなわち、Ｃ）ｖＨ倍信号
変換したのちのパルス幅は遅延量の半周期分からのずれ
量に応じて狭くなるが、位相差情報は前記パルスの立ち
上がり点及び立ち下がり点があるタイミングクロックの
一周期にわたる積分によって与えられる。この場合、遅
延が半周期の場合に比べると位相差情報量は前記ずれ量
に応じて小さくなる。このため遅延量は半周期に近いほ
ど望ましい。

［発明が解決しようとする課題］ しかしながら、上記従来の技術における第８図のＣＭＩ
信号用の位相比較回路は、ＣＭＩ信号に対してタイミン
グクロックとの位相差情報を発生することができるが、
入力ＣＭＩ信号の半周期以内の遅延を発生ずる遅延回路
を必要とする。すなわち、遅延回路で設定した遅延量よ
り小さな半周期幅を有するＣＭＩ信号に対しては第８図
の回路は正常に動作せず、また、前記遅延量より大きな
半周期幅を有するＣＭＩ信号に対しては前記半周期幅が
大きくなるにつれて位相差情報量は小さくなる。従って
、位相比較をおこなうＣＭＩ信号に対して、第８図の回
路は前記ＣＭＩ信号の周期を考慮した遅延回路の回路定
数の設定が必要となる欠点を有し、そのため任意の周期
のＣＭＩ信号とタイミングクロックに対して位相比較を
行うことができない欠点がある。この欠点は遅延回路を
利用しているＣＭＩ信号用位相比較回路に共通の欠点で
ある。

本発明は、上記欠点を解消するために創案されたもので
、ＣＭＩ信号の周期に合わせて回路定数を設定する必要
がなく、任意周期のＣＭＩ信号とタイミングクロックと
の位相差情報を得ることができるＣＭＩ信号用位相比較
回路を提供することを目的とする。

［課題を解決するための手段］ 上記の目的を達成するための本発明のＣＭＩ信号用位相
比較回路の構成は、 ＣＭＩ信号の立ち下がり点とタイミングクロックの立ち
上がり点との位相を比較する位相比較回路において、 ＣＭＩ信号とタイミングクロックとの否定論理和を出力
する第一の論理回路と、 前記ＣＭＩ信号と前記タイミングクロックの論理否定信
号との否定論理和を出力する第二の論理回路と、 前記ＣＭＩ信号において任意の立ち下がり点から一周期
後に立ち上がり点がありさらにこの立ち上がり点から一
周期後に次の立ち下がり点がある＝７− 場合、この立ち上がり点からの一周期内にこの立ち上が
り点からタイミングクロックの立ち上がり点までの時間
幅を有する第一のパルスとこのタイミングクロックの立
ち上がり点に続く立ち下がり点からＣＭＩ信号の前記法
の立ち下がり点までの時間幅を有する第二のパルスとを
出力する第三の論理回路と、 前記第一の論理回路の出力と前記第一のパルスとの論理
和を出力する第四の論理回路と、前記第二の論理回路の
出力と前記第二のパルスとの論理和を出力する第五の論
理回路と、前記第四の論理回路の出力と前記第五の論理
回路の出力との差を出力する回路とを具備することを特
徴とする。

［作用］ 本発明は、第一の論理回路と第二の論理回路において発
生する任意周期のＣＭＩ信号とタイミングクロックとの
位相差情報を含む出力のうち：位相差情報以外と零情報
以外の情報の影響を第三の論理回路の発生信号によって
２周期以内に打ち消し、位相差情報のみ得られるように
する。上記のように論理回路のみで位相比較情報を発生
させることにより、上記任意周期に対し回路定数を変更
する必要性をなくす。

［実施例］ 以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は本発明の一実施例を示すブロック図である。１
０１は入力のＣＭＩ信号、１０２はタイミングクロック
、１はＣＭＩ信号１０１とタイミングクロック１０２と
の否定論理和を出力する第一の論理回路、２はＣＭＩ信
号１０１とタイミングクロック１０２の論理否定信号と
の否定論理和を出力する第二の論理回路、３はＣＭＩ信
号１０１の立ち下がり点からＣＭＩ信号１０１の一周期
後にＣＭＩ信号１０１の立ち上がり点がある場合にのみ
、ＣＭＩ信号１０１の前記立ち上がり点から一周期以内
における、ＣＭＩ信号１０１の立ち上がり点からタイミ
ングクロック１０２の立ち上がり点までの時刻の幅を有
する第一のパルスと、タイミングクロック１０２の立ち
下がり点からＣＭＩ信号１０１の立ち下がり点までの時
刻の幅を有する第二のパルスとを出力する第三の論理回
路、１０３は第一の論理回路１の出力信号、１０４は第
二の論理回路２の出力信号、１０５は第三の論理回路３
の出力信号である第一のパルス、１０６は第三の論理回
路３の出力信号である第二のパルス、４は第一の論理回
路１の出力信号１０３と第一のパルス１０５との論理和
を出力する第四の論理回路、５は第二の論理回路２の出
力信号１０４と第二のパルス１０６との論理和を出力す
る第五の論理回路、１０７は第四の論理回路４の出力信
号、１０８は第五の論理回路５の出力信号、６は第四の
論理回路４の出力信号１０７と第五の論理回路５の出力
信号１０８との差を出力する回路、＋０９は回路６の出
力信号である。

第２図は第１図の回路の動作を示すタイムチャートであ
る。第２図（ａ）は同図（ｂ）のＣＭＩ信号に対応する
情報符号列を示す。入力端子からのＣＭＴ信号１０１（
第２図（ｂ））とタイミングクロック１０２（第２図（
Ｃ））とは第一の論理回路１において否定論理和かとら
れ、その出力信号１０３（第２図（ｄ））は第四の論理
回路４に送出される。同時に、第二の論理回路２におい
てＣＭＴ信号１０１とタイミングクロック１０２の論理
否定信号との否定論理和がとられ、その出力信号１０４
（第２図（ｅ））は第五の論理回路５に送出される。第
２図（ｃｌ）及び（ｅ）かられかるように第一の論理回
路１の出力信号＋０３及び第二の論理回路２の出力信号
＋０４は、ＣＭＩ信号１０１の“０°゛が２個連続して
いる一周期内において他の周期とは異なる幅を有するパ
ルスをそれぞれ発生ずる。そこで、第一の論理回路１の
出力信号１０３に発生した他の周期とは異なる幅を有す
るパルスをパルス２０１、第二の論理回路２の出力信号
１０４に発生した他の周期とは異なる幅を有するパルス
をパルス２０２と呼ぶ。ずなわち、パルス２０１は第２
図（ｄ）のフェードのかかった部分であり、パルス２０
２は第２図（ｅ）のフェードのかかった部分である。こ
れらのベルスはＣＭＩ信号１０１とタイミングクロック
Ｉ０２との位相差情報とは異なった情報を与える。従っ
て、これらのパルス２０１，２０２が勾える異なった情
報の影蓄を打ち消す必要がある。このために第三の論理
回路３は、パルス２０１とパルス２０２が発生した次の
周期においてＣＭＩ信号１０１の°“１”が２個連続し
ている場合にのみ、その周期内のＣＭＩ信号１０１の立
ち上がり点からタイミングクロック１０２の立ち下がり
点までの時刻の幅を有する第一のパルス１０５（第２図
（ｆ））とその周期内のタイミングクロック１０２の立
ち下がり点からＣＭ■信号１０１の立ち下がり点までの
時刻の幅を有する第二のパルス１０６（第２図（ｇ））
とを出力し、第一のパルス１０５を第四の論理回路４に
送出し、第二のパルス１０６を第五の論理回路５に送出
する。第一のパルス１０５は、第一の論理回路１の出力
信号１０３か表している位相差情報のなかでパルス２０
１が発生していない周期の位相差情報に等しい。第二の
パルス１０６は第二の論理回路２の出力信号１０４−１
２＝ が表している位相差情報のなかでパルス２０２が発生し
ていない周期の位相差情報に等しい。パルス２０１とパ
ルス２０２が発生したＣＭＩ信号１０１の周期において
はパルス２０１とパルス２０２は同等のパルス幅を有す
るので位相差情報の一周期にわたる積分値は零になる。

そこで、第一のパルス１０５を第一の論理回路１の出力
信号１０３に、第二のパルス１０６を第二の論理回路２
の出力信号１０４に付は加えることによって、位相差情
報を付は加えることができる。第四の論理回路４では第
一の論理回路ｌの出力信号＋０３とパルス＋０５との論
理和がとられ、その出力信号１０７（第２図（ｈ））は
回路６に送出される。第五の論理回路５では第二の論理
回路２の出力信号１０４とパルス１０６との論理和がと
られ、その出力信号＋０８（第２図（１））は回路６に
送出される。回路６では第四の論理回路４の出ツノ信号
１０７と第五の論理回路５の出力信号１０８との差がと
られ、その出力信号ｌ０９（第２図（ｊ））は出力端子
に送出される。

以上において、第三の論理回路３の第一のパルス１０５
と第二のパルス１０６の作用を上記と別な表現でさらに
言い換えて説明すると、第２図（Ｄの出力信号１０９の
タイムチャートにおいて、位相差情報以外および零情報
以外の情報を含む情報が出力される期間、例えば’ｒｓ
（二周期）内で積分を行った場合、第一のパルス１０５
に該当する出力１０９ａは上記位相差情報以外および零
情報以外の情報の出力部分１０９ｃ、１０９ｄのうち出
力部分１０９ｃを打ち消し、第二のパルス１０６に該当
する出力１０９ｂは上記出力部分１０９ｄを打ち消す。

以上のことから、第１図の回路は、−周期または二周期
にわたる積分が位相差に比例した出力あるいは一周期に
わたる積分が零となる出力あるいは零出力を発生し、す
なわち、少なくとも二周期に一回は正しい位相差情報が
得られる。

第３図は上記実施例の具体的な回路図を示し、第４図は
その動作を表すタイムチャートを示している。第３図に
おいては、第１図のブロック図に対応して同一の符号を
用いて説明する。第一の論理回路ｌは、否定論理和ゲー
トＮＯＲで構成され、ＣＭＩ信号１０１（第４図（ａ）
）とタイミングクロック１０２（第４図（ｂ））との否
定論理和（第４図（Ｃ））を出ノｊする。第二の論理回
路２は、論理否定グー）ＩＮＶと否定論理和ゲートＮＯ
Ｒて構成され、ＣＭＩ信号ｌｏｔとタイミングクロック
１０２の論理否定信号との否定論理和（第４図（ｄ））
を出力する。また、この論理否定ゲートＩＮＶは第三の
論理回路３と共有されている。

第三の論理回路３は、論理積ゲートＡＮＤ、論理否定ゲ
ートＩＮＶ及び三個のＤフリップフロップＤ−Ｆ、Ｆ　
３．１　、３２．３３で構成されている。このＤ−ＦＦ
は、クリアＣＬＲ端子がハイレベルのときにクロックＧ
Ｋ端子の立ち上がりでデータＤ入力端子のレベルを保持
して出力し、ＣＬＲ端子がローレベルの間は出力をロー
レベルに維持する。

従って三個のＤ−ＦＦ３１，３２．．３３はそのＤ入力
端子が常時ハイレベルに置かれているために、ＣＬＲ端
子がハイレベルにあり、クロックＣＫ端子に立ち上がり
が入力したときからＣＬＲ端子がロウレベルになるまで
ハイレベルを出力する。パルス２０１及びパルス２０２
が発生していない場合にはＣＭＩ信号１０１の立ち上が
り点にクロックがロウレベルにあるが、パルス２０１及
びパルス２０２が発生した場合にはその次の周期におい
てＣＭＩ信号１０１の“ｌ”が二個連続すればその一周
期内のＣＭＩ信号１０１の立ち上がり点にはクロックが
ハイレベルにある。さらに、パルス２０１及びパルス２
０２が発生した周期の次の周期ではＣＭＩ信号１０１の
立ち上がり点からタイミングクロック１０２の立ち上が
り点までの時刻の幅がパルス２０１及びパルス２０２が
発生しない一周期内の第一の論理回路１の出力信号１０
３に等しくなり、タイミングクロック１０２の立ち下が
り点からＣＭＩ信号１０１の立ち下がり点までの時刻の
幅がパルス、２０１及びパルス２０２が発生しない一周
期内の第二の論理回路２の出力信号１０４に等しくなる
。したがって、ＣＫ端子にＣＭＩ信号＋０１．ＣＬＲ端
子にタイミングクロック１０２の論理否定信号が人力さ
れているＤ−−１６＝ ＦＦ３１では、パルス２０１及びパルス２０２が発生し
、かつその次の周期においてＣＭＩ信号１０１の“ｌ”
が二個連続した場合にのみ、ＣＭＩ信号１０１の立ち上
がり点からタイミングクロック１０２の立ち上がり点ま
での時刻の幅の第一のパルス（第三の論理回路３の出力
信号１０５；第４図（ｅ））を出力することができる。

また、ＣＫ端子に第三の論理回路３の出力信号１０５．
ＣＬＲ端子にＣＭＩ信号１０１が入力されているＤ−Ｆ
Ｆ’３２では、パルス２０１及びパルス２０２が発生し
た場合に、その次の一周期内においてＣＭＩ信号１０１
の“１”が二個連続すれば、その“１”が二個連続した
一周期の間のみハイレベルのパルス３０１（第４図（ｆ
））を出力することできる。また、ＣＫ端子にタイミン
グクロック１０２、ＣＬＲ端子にＣＭＩ信号１０１が入
力されているＤ−ＦＦ３３ではタイミングクロック１０
２の立ち下がり点からＣＭＩ信号１０１の立ち下がり点
までの時刻の幅のパルス３０２を発生することができる
。また、論理積ゲートＡＮＤにおいてパルス３０１とパ
ルス３０２の論理積をとることによってパルス２０＋及
びパルス２０２が発生し、かつその次の一周期内におい
てＣＭＩ信号１０１の“１”が二個連続した場合にのみ
、タイミングクロック１０２の立ち下がり点からＣＭＩ
信号の立ち下がり点までの時刻の幅を有する第二のパル
ス（第三の論理回路３の出力信号１０６　第４図（ｇ）
）を出力することができる。第四の論理回路４は論理和
ゲートＯＲで構成され、第一の論理回路１の出力信号１
０３と第三の論理回路３の出力信号（第一のパルス）Ｉ
Ｏ２との論理和（第４図（ｈ））を出力する。第五の論
理回路５は論理和ゲートＯＲで構成され、第二の論理回
路２の出力信号１０４と第三の論理回路３の出力信号（
第二のパルス）１０６との論理和（第４図（１））を出
力する。回路６は差動増幅器で構成され、第四の論理回
路４の出力信号１０７と第五の論理回路５の出力信号１
０８との差（第４図（コ））を出力する。この第３図の
回路図における動作は第１図、第２図において説明した
動作と同様である。

従って、第１図のブロック図は論理回路と差動増幅器だ
けで構成できることがわかる。

なお、以上の実施例で用いられた具体的な論理回路はそ
の一例であって、本発明はそれに限定されるものではな
く、同等の機能を果たす種々の論理素子や論理回路（テ
ーブルルックアップ方式等の論理素子等も含む）が使用
できる。このように、本発明はその主旨に沿って種々に
応用され、種々の実施態様を取り得るものである。

［発明の効果］ 以上の説明で明らかなように、本発明のＣＭＩ信号用位
相比較回路によれば、本発明の作用を果たす主要な回路
が論理回路でのみ構成されることから、任意周期のＣＭ
Ｉ信号とタイミングクロックとの位相差情報を、前記位
相差情報以外及び零情報以外の情報を２周期以内に打ち
消し、また、回路定数を前記周期に応じて設定し直すこ
となく発生ずることができる利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、＝１９＝ 第２図は」１記実施例の動作説明用のタイムヂャート、
第３図は上記実施例の具体的な回路図、第４図は上記具
体的な回路の動作を示すタイムヂャート、第５図は従来
の位相比較回路の回路図、第６図、第７図は第５図の従
来例の動作および欠点を説明するためのタイムヂャート
、第８図は第５図のＣＭＩ信号に対する欠点を補った従
来のＣＭ　［信号用位相比較回路の回路図、第９図は第
８図の従来例の動作説明用のタイムヂャートである。 ｌ・第一の論理回路、２　第二の論理回路、３・第三の
論理回路、４・・第四の論理回路、５・・・第五の論理
回路、６・・回路、１０１・・・ＣＭＴ信号、１０２　
　タイミングクロック、１０３　・第一の論理回路の出
力、１０４　第二の論理回路の出力、ｌ　Ｏ５第一のパ
ルス、ＩＯ６・第二のパルス、１０７・・・第四の論理
回路の出力、１０８・・第五の論理回路の出力。

Claims (1)

【特許請求の範囲】
1. （１）ＣＭＩ信号の立ち下がり点とタイミングクロック
   の立ち上がり点との位相を比較する位相比較回路におい
   て、 ＣＭＩ信号とタイミングクロックとの否定論理和を出力
   する第一の論理回路と、 前記ＣＭＩ信号と前記タイミングクロックの論理否定信
   号との否定論理和を出力する第二の論理回路と、 前記ＣＭＩ信号において任意の立ち下がり点から一周期
   後に立ち上がり点がありさらにこの立ち上がり点から一
   周期後に次の立ち下がり点がある場合、この立ち上がり
   点からの一周期内にこの立ち上がり点からタイミングク
   ロックの立ち上がり点までの時間幅を有する第一のパル
   スとこのタイミングクロックの立ち上がり点に続く立ち
   下がり点からＣＭＩ信号の前記次の立ち下がり点までの
   時間幅を有する第二のパルスとを出力する第三の論理回
   路と、 前記第一の論理回路の出力と前記第一のパルスとの論理
   和を出力する第四の論理回路と、前記第二の論理回路の
   出力と前記第二のパルスとの論理和を出力する第五の論
   理回路と、前記第四の論理回路の出力と前記第五の論理
   回路の出力との差を出力する回路とを具備することを特
   徴とするＣＭＩ信号用位相比較回路。