JPH01268309A - 二相クロツクジエネレータ - Google Patents
二相クロツクジエネレータInfo
- Publication number
- JPH01268309A JPH01268309A JP9757788A JP9757788A JPH01268309A JP H01268309 A JPH01268309 A JP H01268309A JP 9757788 A JP9757788 A JP 9757788A JP 9757788 A JP9757788 A JP 9757788A JP H01268309 A JPH01268309 A JP H01268309A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- input
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000010363 phase shift Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は二相のクロック信号を発生させるクロックジェ
ネレータに関し、特にクロック信号を二相にした時の互
いの信号のずれを軽減するようにしたものに関する。
ネレータに関し、特にクロック信号を二相にした時の互
いの信号のずれを軽減するようにしたものに関する。
従来この種の二相クロックジェネレータとしては、第４
図の回路図に示されるものがあり、同図において、ｌａ
、ｌｂは論理積回路、２〜１８はインバータ回路である
。
図の回路図に示されるものがあり、同図において、ｌａ
、ｌｂは論理積回路、２〜１８はインバータ回路である
。
また、第５図（ａ）は第４図に示される回路に入力され
る入力信号ｒｔ、（ｂ）はインバータ回路６から出力さ
れる第−絹目のクロック信号、（Ｃ）はインバータ回路
１８から出力される第二絹目のクロック信号である。
る入力信号ｒｔ、（ｂ）はインバータ回路６から出力さ
れる第−絹目のクロック信号、（Ｃ）はインバータ回路
１８から出力される第二絹目のクロック信号である。
第５図に示される区間■では、入力信号ｆｌが「Ｌ」レ
ベルから「Ｈ」レベルへ立ち上がることにより論理積回
路ｔｂのゲートが閉じ、論理積回１１ｂの出力がｒＨＪ
レベルからｒＬＪレベルになり、出力信号ｆ３は「Ｌ」
レベルとなる。また、このｒＬＪレベル信号はインバー
タ回路１２〜１６を通ることにより伝搬遅延時間を生じ
て論理積回路１ａに入力される。
ベルから「Ｈ」レベルへ立ち上がることにより論理積回
路ｔｂのゲートが閉じ、論理積回１１ｂの出力がｒＨＪ
レベルからｒＬＪレベルになり、出力信号ｆ３は「Ｌ」
レベルとなる。また、このｒＬＪレベル信号はインバー
タ回路１２〜１６を通ることにより伝搬遅延時間を生じ
て論理積回路１ａに入力される。
区間■では、この伝搬遅延時間を生じて論理積回路１ａ
に入力された信号により論理積回路１ａのゲートが開き
、インバータ回路５，６を介する出力信号ｆ ２ ハｒ
Ｌ Ｊレベルから［１１ルベルへ変化する。
に入力された信号により論理積回路１ａのゲートが開き
、インバータ回路５，６を介する出力信号ｆ ２ ハｒ
Ｌ Ｊレベルから［１１ルベルへ変化する。
区間■では、入力信号「１がｒ ＨＪレベルからｒ Ｌ
Ｊレベルへ立ち下がったことにより論理積回路１ａの
ゲートが閉じ、論理積回路１ａの出力が１” ｌ−Ｉ
ＪレベルからｒＬＪレヘレベ変化するために出力信号ｆ
２はｒＬＪレベルとなる。また、このｒＬＪレベル信号
はインバータ回路７〜１１を通ることにより伝搬遅延時
間を生じて論理積回路１ｂに入力される。
Ｊレベルへ立ち下がったことにより論理積回路１ａの
ゲートが閉じ、論理積回路１ａの出力が１” ｌ−Ｉ
ＪレベルからｒＬＪレヘレベ変化するために出力信号ｆ
２はｒＬＪレベルとなる。また、このｒＬＪレベル信号
はインバータ回路７〜１１を通ることにより伝搬遅延時
間を生じて論理積回路１ｂに入力される。
区間■では、この伝搬遅延時間を生じて論理積回路１ｂ
に入力された信号により論理積回路１ｂのゲートが開き
、インバータ回路１７，１８を介する出力信号［３はｒ
ＬＪレベルからｒＨＪレベルへ変化する。
に入力された信号により論理積回路１ｂのゲートが開き
、インバータ回路１７，１８を介する出力信号［３はｒ
ＬＪレベルからｒＨＪレベルへ変化する。
〔発明が解決しようとする課題］
従来の二相クロックジェネレータは以上のように素子デ
イレイを用いて構成され”ζいるため、ＡＳＩＣでは素
子にバラツキ、スキューが発生するために、二相間に七
分の余裕が取れなくなる場合があり、次段の回路によっ
ては誤動作するなどの課題がある。
イレイを用いて構成され”ζいるため、ＡＳＩＣでは素
子にバラツキ、スキューが発生するために、二相間に七
分の余裕が取れなくなる場合があり、次段の回路によっ
ては誤動作するなどの課題がある。
本発明はこのような課題を解消するためになされたもの
で、り１コツクジエネレータを論理回路により構成する
ことにより、論理的に二相間に余裕を取ることの出来る
二相クロックジェネレータを提供することを目的とする
。
で、り１コツクジエネレータを論理回路により構成する
ことにより、論理的に二相間に余裕を取ることの出来る
二相クロックジェネレータを提供することを目的とする
。
本発明は、入力信号の１／２の周波数の信号を出力する
第１の分周回路と、この第１の分周回路の入力信号の反
転信号を出力するインバータ回路と、この反転信号を入
力としこの信号の１／２の周波数の信号を出力する第２
の分周回路と、第１の分周回路および第２の分周回路の
出力を入力とする排他的論理和回路と、第１の分周回路
および排他的論理和回路の出力を入力とする第１の論理
積回路と、第２の分周回路および排他的論理和回路の出
力を入力とする第２の論理積回路とを備えたものである
。
第１の分周回路と、この第１の分周回路の入力信号の反
転信号を出力するインバータ回路と、この反転信号を入
力としこの信号の１／２の周波数の信号を出力する第２
の分周回路と、第１の分周回路および第２の分周回路の
出力を入力とする排他的論理和回路と、第１の分周回路
および排他的論理和回路の出力を入力とする第１の論理
積回路と、第２の分周回路および排他的論理和回路の出
力を入力とする第２の論理積回路とを備えたものである
。
２つの分周回路の出力信号の排他的論理和を取り、この
排他的論理和が取られた信号と２つの分周回路の出力信
号との論理積を各々取ることにより二相クロック信号が
得られる。
排他的論理和が取られた信号と２つの分周回路の出力信
号との論理積を各々取ることにより二相クロック信号が
得られる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を表す二相クロックジェネレ
ータの回路図である。
ータの回路図である。
同図においζ、１ａは分周すべき入力信号ｆｌがクロッ
ク端子Ｔに入力されこの入力信号ｆｌの１／２の周波数
の信号ｆａを出力端子Ｑから出力する第１の分周回路、
２は入力信号ｆ１の反転信号を出力するインバータ回路
、１ｂはこの反転信号がクロック端子Ｔに入力され第１
の分周回路１ａの入力信号ｒｉの１／２の周波数の信号
ｆｂを出力端子Ｑから出力する第２の分周回路、３は第
１の分周回路１ａの出力信号ｆａおよび第２の分周回路
１ｂの出力信号「ｂを入力とする排他的論理和回路、４
ａは第１の分周回路１ａの出力信号ｆａおよび排他的論
理和回路３の出力を入力とする第１の論理積回路、４ｂ
は第２の分周回路ｌｂの出力信号ｆｂおよび排他的論理
和回路３の出力を入力とする第２の論理積回路であり、
論理積回路４ａは第−絹目のクロック信号ｆ２、論理積
回路４ｂは第二絹目のクロック信号ｆ３を出力する。
ク端子Ｔに入力されこの入力信号ｆｌの１／２の周波数
の信号ｆａを出力端子Ｑから出力する第１の分周回路、
２は入力信号ｆ１の反転信号を出力するインバータ回路
、１ｂはこの反転信号がクロック端子Ｔに入力され第１
の分周回路１ａの入力信号ｒｉの１／２の周波数の信号
ｆｂを出力端子Ｑから出力する第２の分周回路、３は第
１の分周回路１ａの出力信号ｆａおよび第２の分周回路
１ｂの出力信号「ｂを入力とする排他的論理和回路、４
ａは第１の分周回路１ａの出力信号ｆａおよび排他的論
理和回路３の出力を入力とする第１の論理積回路、４ｂ
は第２の分周回路ｌｂの出力信号ｆｂおよび排他的論理
和回路３の出力を入力とする第２の論理積回路であり、
論理積回路４ａは第−絹目のクロック信号ｆ２、論理積
回路４ｂは第二絹目のクロック信号ｆ３を出力する。
このような構成において、第２図のタイミングチャート
を参照して第１図の回路図の動作について以下に説明す
る。
を参照して第１図の回路図の動作について以下に説明す
る。
同図（ａ）、 （ｂ）、 （ｃ）、 （ｄ）、
（ｅ）はそれぞれ入力信号ｆ１１分周回路ｌａの出力
信号ｆａ、分周回路１ｂの出力信号ｆｂ、論理積回路４
ａの出力信号ｆ２．論理積回路４ｂの出力信号ｆ３の波
形図である。
（ｅ）はそれぞれ入力信号ｆ１１分周回路ｌａの出力
信号ｆａ、分周回路１ｂの出力信号ｆｂ、論理積回路４
ａの出力信号ｆ２．論理積回路４ｂの出力信号ｆ３の波
形図である。
同図に示されるように、入力信号ｆｌは分周回路１ａに
より入力信号［１の１／２の周波数信号であるｆａとな
って出力され、また、入力信号ｆｌはインバータ回路２
により反転されて分周回路１ｂに入力され、入力信号ｆ
１の１／２の周波数信号であり、かつ、信号ｆａよりも
π／２位相遅れた信号ｆｂとなって出力される。これら
各信号ｆａおよびｆｂは排他的論理和回路３に入力され
、排他的論理和が取られて出力され１．各論理積回路４
ａ、４ｂに入力される。この各論理積回路４ａ。
より入力信号［１の１／２の周波数信号であるｆａとな
って出力され、また、入力信号ｆｌはインバータ回路２
により反転されて分周回路１ｂに入力され、入力信号ｆ
１の１／２の周波数信号であり、かつ、信号ｆａよりも
π／２位相遅れた信号ｆｂとなって出力される。これら
各信号ｆａおよびｆｂは排他的論理和回路３に入力され
、排他的論理和が取られて出力され１．各論理積回路４
ａ、４ｂに入力される。この各論理積回路４ａ。
４ｂにはもう１つの入力として信号ｆａ、ｆｂが入力さ
れており、論理積回路４ａ、４ｂはこれら入力された信
号の論理積を取り、二相のり１１ツク信号である信号ｆ
２．ｆ３を出力する。
れており、論理積回路４ａ、４ｂはこれら入力された信
号の論理積を取り、二相のり１１ツク信号である信号ｆ
２．ｆ３を出力する。
なお、この実施例では、入力信号の入力開始エッヂの制
限のない場合の二相クロックジェネレータについて説明
したが、入力開始エッヂが立ち下がり（π／２位相ずれ
）の場合、発生する信号ｆ２、ｆ３はもとの入力信号ｆ
１よりπ／２だけずれ、また、クロック信号の開始も信
号ｆ３から始まる二相クロックとなる。
限のない場合の二相クロックジェネレータについて説明
したが、入力開始エッヂが立ち下がり（π／２位相ずれ
）の場合、発生する信号ｆ２、ｆ３はもとの入力信号ｆ
１よりπ／２だけずれ、また、クロック信号の開始も信
号ｆ３から始まる二相クロックとなる。
このため、第３図に示すように回路を構成することによ
りこのπ／２位相のずれを解消することが出来る。
りこのπ／２位相のずれを解消することが出来る。
第３図は本発明の別の実施例を表す二相クロックジェネ
レータの回路図である。なお、第１図と同一または相当
する部分については同一の符号を用いてその説明は省略
する。
レータの回路図である。なお、第１図と同一または相当
する部分については同一の符号を用いてその説明は省略
する。
同図において、５ａは入力信号ｆ１をクロック端子Ｔに
入力しリセット信号をデータ端子りに入力するＤフリツ
プフロツプ、５ｂはインバータ回路７ａにより反転され
た入力信号ｆ１をクロック端子Ｔに入力しＤフリップフ
ロップ５ａの出力信号をデータ端子りに入力するＤフリ
ップフロップ、５ｃはインバータ回路７ａにより反転さ
れた入力信号ｆ１をさらにインバータ回路７ｂにより反
転してもとの信号に戻した信号をクロック端子Ｔに入力
し、Ｄフリップフロップ５ｂの出力信号をデータ端子り
に入力するＤフリップフロップであり、これら各Ｄフリ
ップフロップ５ａ〜Ｃのリセット端子Ｒには前述のリセ
ット信号が入力されている。
入力しリセット信号をデータ端子りに入力するＤフリツ
プフロツプ、５ｂはインバータ回路７ａにより反転され
た入力信号ｆ１をクロック端子Ｔに入力しＤフリップフ
ロップ５ａの出力信号をデータ端子りに入力するＤフリ
ップフロップ、５ｃはインバータ回路７ａにより反転さ
れた入力信号ｆ１をさらにインバータ回路７ｂにより反
転してもとの信号に戻した信号をクロック端子Ｔに入力
し、Ｄフリップフロップ５ｂの出力信号をデータ端子り
に入力するＤフリップフロップであり、これら各Ｄフリ
ップフロップ５ａ〜Ｃのリセット端子Ｒには前述のリセ
ット信号が入力されている。
また、１ａは入力信号ｆ１をクロック端子Ｔにクロック
入力として入力する分周回路であり、リセット端子Ｒに
は、Ｄフリップフロップ５ａの出力端子Ｑから出力され
る信号およびＤフリップフロップ５ｂの出力端子Ｑから
出力される信号を入力とする論理積回路６ａの出力信号
を入力している。また、ｔｂはインバータ回路２により
反転された入力信号ｆ１をクロック端子Ｔにクロック入
力として入力する分周回路であり、リセット端子Ｒには
、Ｄフリップフロップ５ｂの出力端子Ｑから出力される
信号およびＤフリップフロップ５ｃの出力端子Ｑから出
力される信号を入力とする論理積回路６ｂの出力信号を
入力している。
入力として入力する分周回路であり、リセット端子Ｒに
は、Ｄフリップフロップ５ａの出力端子Ｑから出力され
る信号およびＤフリップフロップ５ｂの出力端子Ｑから
出力される信号を入力とする論理積回路６ａの出力信号
を入力している。また、ｔｂはインバータ回路２により
反転された入力信号ｆ１をクロック端子Ｔにクロック入
力として入力する分周回路であり、リセット端子Ｒには
、Ｄフリップフロップ５ｂの出力端子Ｑから出力される
信号およびＤフリップフロップ５ｃの出力端子Ｑから出
力される信号を入力とする論理積回路６ｂの出力信号を
入力している。
すなわち、第１図に示される回路に上述のような回路を
付加することにより、第１の分周回路１ａの出力信号が
第２の分周回路１ｂの出力信号よりも必ず先に変化する
。したがって、上述したような入力信号「ｌと出力信号
ｆ２．ｆ３との位相のずれは解消される。また、第１お
よび第２の分周回路１ａ、ｌｂの各端子Ｑから出力され
る負論理出力信号ｇａ、ｇｂは出力信号ｆ２．ｆ３のス
パイク防止のために与えられるものである。
付加することにより、第１の分周回路１ａの出力信号が
第２の分周回路１ｂの出力信号よりも必ず先に変化する
。したがって、上述したような入力信号「ｌと出力信号
ｆ２．ｆ３との位相のずれは解消される。また、第１お
よび第２の分周回路１ａ、ｌｂの各端子Ｑから出力され
る負論理出力信号ｇａ、ｇｂは出力信号ｆ２．ｆ３のス
パイク防止のために与えられるものである。
以上説明したように本発明は、入力信号の位相を２つの
分周回路を用いてＯ１π／２位相ずつずらしたそれぞれ
のタイミングで１／２の周波数の分周信号を生成し、こ
のタイミングの異なる２つの各分周信号とこの２つの信
号の排他的論理和が取られた信号との論理積を取ること
により入力信号を二相に分けてクロック信号を得るよう
に構成したことにより、二相クロックジェネレータは論
理的に構成され、二相クロック間に十分な余裕の取れる
クロックジェネレータを提供することが出来るという効
果を有する。
分周回路を用いてＯ１π／２位相ずつずらしたそれぞれ
のタイミングで１／２の周波数の分周信号を生成し、こ
のタイミングの異なる２つの各分周信号とこの２つの信
号の排他的論理和が取られた信号との論理積を取ること
により入力信号を二相に分けてクロック信号を得るよう
に構成したことにより、二相クロックジェネレータは論
理的に構成され、二相クロック間に十分な余裕の取れる
クロックジェネレータを提供することが出来るという効
果を有する。
第１図は本発明の一実施例を表す回路図、第２図はこの
回路の各部の波形を示すタイミングチャー４、第３図は
本発明の別の実施例を表す回路図、第４図は従来の回路
図、第５図はこの従来の回路の各部の波形を示すタイミ
ングチャートである。 ｌａ、ｌｂ・・・分周回路、２・・・インバータ回路、
３・・・排他的論理和回路、４ａ、４ｂ・・・論理積回
路。 第１図 第 ２ 図 （ｅ） ｆ３
回路の各部の波形を示すタイミングチャー４、第３図は
本発明の別の実施例を表す回路図、第４図は従来の回路
図、第５図はこの従来の回路の各部の波形を示すタイミ
ングチャートである。 ｌａ、ｌｂ・・・分周回路、２・・・インバータ回路、
３・・・排他的論理和回路、４ａ、４ｂ・・・論理積回
路。 第１図 第 ２ 図 （ｅ） ｆ３
Claims (1)
- 入力信号の１／２の周波数の信号を出力する第１の分周
回路と、この第１の分周回路の入力信号の反転信号を出
力するインバータ回路と、この反転信号を入力としこの
信号の１／２の周波数の信号を出力する第２の分周回路
と、前記第１の分周回路およびこの第２の分周回路の出
力を入力とする排他的論理和回路と、前記第１の分周回
路およびこの排他的論理和回路の出力を入力とする第１
の論理積回路と、前記第２の分周回路および前記排他的
論理和回路の出力を入力とする第２の論理積回路とを備
えたことを特徴とする二相クロックジェネレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9757788A JPH01268309A (ja) | 1988-04-20 | 1988-04-20 | 二相クロツクジエネレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9757788A JPH01268309A (ja) | 1988-04-20 | 1988-04-20 | 二相クロツクジエネレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01268309A true JPH01268309A (ja) | 1989-10-26 |
Family
ID=14196099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9757788A Pending JPH01268309A (ja) | 1988-04-20 | 1988-04-20 | 二相クロツクジエネレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01268309A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0273713A (ja) * | 1988-09-09 | 1990-03-13 | Nec Ic Microcomput Syst Ltd | 半導体集積回路のクロックラインバッフア回路 |
| JPH0537315A (ja) * | 1991-07-31 | 1993-02-12 | Nec Corp | π／２位相差信号発生回路 |
| US5742194A (en) * | 1995-03-14 | 1998-04-21 | Nec Corporation | Internal clock generator for a synchronous dynamic RAM |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5161760A (ja) * | 1974-11-27 | 1976-05-28 | Suwa Seikosha Kk | |
| JPS5734729B2 (ja) * | 1979-03-12 | 1982-07-24 |
-
1988
- 1988-04-20 JP JP9757788A patent/JPH01268309A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5161760A (ja) * | 1974-11-27 | 1976-05-28 | Suwa Seikosha Kk | |
| JPS5734729B2 (ja) * | 1979-03-12 | 1982-07-24 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0273713A (ja) * | 1988-09-09 | 1990-03-13 | Nec Ic Microcomput Syst Ltd | 半導体集積回路のクロックラインバッフア回路 |
| JPH0537315A (ja) * | 1991-07-31 | 1993-02-12 | Nec Corp | π／２位相差信号発生回路 |
| US5742194A (en) * | 1995-03-14 | 1998-04-21 | Nec Corporation | Internal clock generator for a synchronous dynamic RAM |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5365119A (en) | Circuit arrangement | |
| US5230013A (en) | PLL-based precision phase shifting at CMOS levels | |
| JPS62245814A (ja) | パルス回路 | |
| JPH01268309A (ja) | 二相クロツクジエネレータ | |
| JPS63232615A (ja) | クロツク切替回路 | |
| JPS6339209A (ja) | 同期回路 | |
| JPH03163908A (ja) | クロツク信号遅延回路 | |
| JPH0282812A (ja) | クロック切換方式 | |
| JPH0879029A (ja) | ４相クロツクパルス発生回路 | |
| JPS5831675B2 (ja) | 記憶制御方式 | |
| JP3369746B2 (ja) | 分周回路 | |
| JPH0429409A (ja) | クロック信号作成回路 | |
| JPH052016B2 (ja) | ||
| JP2543108B2 (ja) | 同期パルス発生装置 | |
| JPH01154625A (ja) | Ｐｌｌ同期検出回路 | |
| JPH0548432A (ja) | １／３分周回路 | |
| JP2533371Y2 (ja) | 多相クロック発生回路 | |
| JPS5967730A (ja) | Ｐｌｌ回路 | |
| JPH01290013A (ja) | 非同期クロツク選択同期化回路 | |
| JPS60196008A (ja) | フリツプフロツプ回路 | |
| JPH01166633A (ja) | ビット位相同期回路 | |
| JPH0537315A (ja) | π／２位相差信号発生回路 | |
| JPH035946Y2 (ja) | ||
| JPH012417A (ja) | 分周器 | |
| JPH04207216A (ja) | 非重複２相クロック発生回路 |