JPS60196008A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS60196008A JPS60196008A JP59050925A JP5092584A JPS60196008A JP S60196008 A JPS60196008 A JP S60196008A JP 59050925 A JP59050925 A JP 59050925A JP 5092584 A JP5092584 A JP 5092584A JP S60196008 A JPS60196008 A JP S60196008A
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- Japan
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- clock
- signal
- output
- flop
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はフリップフロップ回路に関し、特に半導体集積
回路にて構成する際に有効な技術に関するものである。
回路にて構成する際に有効な技術に関するものである。
第１図に示すＤ型フリップフロップ回路は、本願発明に
先立ち本発明者によって検討されたものであり、半導体
集積回路（ＩＣ）にて構成されているものとする。１，
２はＤ型７リソプフロノプ回路であり、入力端子Ｔ１に
はディジタル信号が供給され、入力端子Ｔ、にはクロッ
ク信号が供給される。フリップフロップ回路１は、クロ
ック信号が例えば立上りエツジのときのディジタル入力
信号のレベルをＱ、出力とする。また、フリップフロッ
プ回路２は、クロック信号が例えば立上りエツジのとき
のＱ、出力のレベルをＱ、出力とする。
先立ち本発明者によって検討されたものであり、半導体
集積回路（ＩＣ）にて構成されているものとする。１，
２はＤ型７リソプフロノプ回路であり、入力端子Ｔ１に
はディジタル信号が供給され、入力端子Ｔ、にはクロッ
ク信号が供給される。フリップフロップ回路１は、クロ
ック信号が例えば立上りエツジのときのディジタル入力
信号のレベルをＱ、出力とする。また、フリップフロッ
プ回路２は、クロック信号が例えば立上りエツジのとき
のＱ、出力のレベルをＱ、出力とする。
このようなり型フリップフロップ回路をＩＣ化すると、
レイアウト要因等によりクロックラインに遅延が生じた
時、回路が誤動作することがあることがわかった。この
ことを第２図を用いて説明する。
レイアウト要因等によりクロックラインに遅延が生じた
時、回路が誤動作することがあることがわかった。この
ことを第２図を用いて説明する。
ディジタル信号入力端子Ｔ、には（３）に示す信号Ｄ１
が印加され、クロック入力端子Ｔ、には（１１に示すよ
うなりロック信号が印加される。ここで第１のＤ型フリ
ップフロップ１．第２の７リソプフロツプ２の各クロッ
ク入力端子ＣＬＫＩ 、ＣＬＫ２に入力されるクロック
をこれと同じ信号を用いＣＬＫＩ、ＣＬＫ２と書くもの
とする。（１）はクロック信号ＣＬＫＩとクロック信号
ＣＬＫ２に時間差がない場合を示し、このとき第１のク
リップフロップの出力Ｑ１ 、第２のフリップフロップ
の出出Ｑ２の波形は第２図の（４） 、 （５）に示す
如（変化する。
が印加され、クロック入力端子Ｔ、には（１１に示すよ
うなりロック信号が印加される。ここで第１のＤ型フリ
ップフロップ１．第２の７リソプフロツプ２の各クロッ
ク入力端子ＣＬＫＩ 、ＣＬＫ２に入力されるクロック
をこれと同じ信号を用いＣＬＫＩ、ＣＬＫ２と書くもの
とする。（１）はクロック信号ＣＬＫＩとクロック信号
ＣＬＫ２に時間差がない場合を示し、このとき第１のク
リップフロップの出力Ｑ１ 、第２のフリップフロップ
の出出Ｑ２の波形は第２図の（４） 、 （５）に示す
如（変化する。
次にクロノクラインＬ２がレイアウト要因等により長く
なり、ここに遅延が生じた場合を考える。
なり、ここに遅延が生じた場合を考える。
すなわち（２）に示す如（ＣＬＫＩに比べＣＬＫ２が１
ｏだけ遅延すると第２のフリップフロップ回路２の出力
Ｑ２は（６）に示す如く変化し、（５）に示す波形とは
異なってしまう。すなわち回路が誤動作してしまう。上
記誤動作を防止するためには、ＩＣ化する際のＤ型フリ
ップフロップ回路の配置、いわゆるレイアウトに注意し
なければならず、パターン形成が容易でない。また、レ
イアウトに注意しても、上記遅延ラインの形成を防止す
ることはできず、誤動作発生を確実に防止することがで
きないことも、本発明者によって明らかにされた。
ｏだけ遅延すると第２のフリップフロップ回路２の出力
Ｑ２は（６）に示す如く変化し、（５）に示す波形とは
異なってしまう。すなわち回路が誤動作してしまう。上
記誤動作を防止するためには、ＩＣ化する際のＤ型フリ
ップフロップ回路の配置、いわゆるレイアウトに注意し
なければならず、パターン形成が容易でない。また、レ
イアウトに注意しても、上記遅延ラインの形成を防止す
ることはできず、誤動作発生を確実に防止することがで
きないことも、本発明者によって明らかにされた。
本発明の目的は、半導体集積回路化が容易であるうえに
、クロックラインに遅延が生じても誤動作を起こしにく
いフリップフロップ回路を提供することにある。
、クロックラインに遅延が生じても誤動作を起こしにく
いフリップフロップ回路を提供することにある。
本発明の上記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本顯において開示される発明の概要を簡単に説明すれば
、下記のとおりである。
、下記のとおりである。
すなわち、第１のクリップフロップ１１に供給されるデ
ィジタル信号り、１が、クロック信号ＣＬＫの位相反転
時、例えば立上りエツジに同期して記憶され、Ｑ ｕ出
力として第２のフリップフロップ１２に供給され、第２
の７リツプフロノプ１２では上記クロック信号ＣＬＫを
位相反転したクロック信号ＣＬＫの例えば立上り時にお
いて上記記憶されたＱｎ出力を表わすように構成したの
で、クロックＣＬＫに遅延があっても、上記Ｑ゛、２，
２出力時点が遅延するだけであり、誤動作の発生を未然
に防止するという、本発明の目的を達成することができ
る。
ィジタル信号り、１が、クロック信号ＣＬＫの位相反転
時、例えば立上りエツジに同期して記憶され、Ｑ ｕ出
力として第２のフリップフロップ１２に供給され、第２
の７リツプフロノプ１２では上記クロック信号ＣＬＫを
位相反転したクロック信号ＣＬＫの例えば立上り時にお
いて上記記憶されたＱｎ出力を表わすように構成したの
で、クロックＣＬＫに遅延があっても、上記Ｑ゛、２，
２出力時点が遅延するだけであり、誤動作の発生を未然
に防止するという、本発明の目的を達成することができ
る。
本発明を適用したフリップフロップ回路の一実施例を、
第３図〜第５図を参照して説明する。なお、本実施例に
おけるＤ型フリップフロップ回路ＦＦ、、ＦＦ２は第３
図に示す如（構成されいわゆるシフトレジスタＳＴを構
成し、ＩＣ化されているものとする。
第３図〜第５図を参照して説明する。なお、本実施例に
おけるＤ型フリップフロップ回路ＦＦ、、ＦＦ２は第３
図に示す如（構成されいわゆるシフトレジスタＳＴを構
成し、ＩＣ化されているものとする。
本実施例に示すＤ型フリッグフロップ回路ＦＦ、 。
ＦＦ２は同一回路構成であり、１．１．１１’はマスタ
ーフリノプフ、ロック、１２．１２’はスレーブフリッ
プフロップに相当する。そして、マスターフリップフロ
ップ１１．１１’ には第４図（１）に示す如きクロッ
ク信号が供給される。一方スレーブフリノプフロンプ１
２．１２’ にはインパーク２１．２１’ によって位
相反転されたクロック信号（第４図（２））が供給され
る。このインバータ２１．２１’ を設けることにより
、クロック信号ＣＬＫの立上りエツジによってフリップ
フロップ１１．１１’のＱｎ出力＋Ｑ１１′出力がレベ
ル変化しても、クリップフロップ１２．１２’のＱ＋２
出力＋Ｑ＋２′ 出力は遅延してレベル変化することに
なる。そして、クロック信号が不規則に遅延した場合の
誤動作が防止される。なお各フリップフロップ１１．１
１’ 、１２．１２’は（ロック信号の立上りエツジの
とき、Ｄ、、、Ｄ、２．Ｄ、、’ 。
ーフリノプフ、ロック、１２．１２’はスレーブフリッ
プフロップに相当する。そして、マスターフリップフロ
ップ１１．１１’ には第４図（１）に示す如きクロッ
ク信号が供給される。一方スレーブフリノプフロンプ１
２．１２’ にはインパーク２１．２１’ によって位
相反転されたクロック信号（第４図（２））が供給され
る。このインバータ２１．２１’ を設けることにより
、クロック信号ＣＬＫの立上りエツジによってフリップ
フロップ１１．１１’のＱｎ出力＋Ｑ１１′出力がレベ
ル変化しても、クリップフロップ１２．１２’のＱ＋２
出力＋Ｑ＋２′ 出力は遅延してレベル変化することに
なる。そして、クロック信号が不規則に遅延した場合の
誤動作が防止される。なお各フリップフロップ１１．１
１’ 、１２．１２’は（ロック信号の立上りエツジの
とき、Ｄ、、、Ｄ、２．Ｄ、、’ 。
Ｄ１２′に供給されるディジタル信号レベルを出力する
ものとする。
ものとする。
以下、順次回路動作を説明する。
まず、クロック信号に遅延がないと仮定した場合を考え
、このときの回路動作を第４図を用いて説明する。第２
図に示す各フリップ回路のクロック入力端子に第４図（
１） 、 （２）に示すクロックが入力する。またディ
ジタル入力信号として第４図（３）に示す如く、信号１
１０１が入力されるものとする。
、このときの回路動作を第４図を用いて説明する。第２
図に示す各フリップ回路のクロック入力端子に第４図（
１） 、 （２）に示すクロックが入力する。またディ
ジタル入力信号として第４図（３）に示す如く、信号１
１０１が入力されるものとする。
すると各７リツプ７０ツブ１１，１２．１１’ 。
１２′の出力Ｑ ｕ ＋ Ｑ１０ ＋ Ｑ＋＋ ’ ＋
Ｑ１０ ’の出力は第４図（４，） 、 （５） 、
（６） 、 （力に示す如く変化する。
Ｑ１０ ’の出力は第４図（４，） 、 （５） 、
（６） 、 （力に示す如く変化する。
次にクロックラインｔ２のラインインビーダンスと浮遊
容量により、遅延が生じ、ＣＬＫＩＩ。
容量により、遅延が生じ、ＣＬＫＩＩ。
ＣＬＫｌ ２ 、ＣＬＫ１１’ 、ＣＬＫＩ２’に順次
時間差が生じた場合を第５図を用いて説明する。第５図
（１） 、 （２） 、 （３） 、 （４）に示す如
＜ ＣＬＫｌ２．ＣＬＫＩＩ’。
時間差が生じた場合を第５図を用いて説明する。第５図
（１） 、 （２） 、 （３） 、 （４）に示す如
＜ ＣＬＫｌ２．ＣＬＫＩＩ’。
ＣＬＫ１２’はＣＬＫＩＩより、それぞれｊ＋＋’２＋
ｔ３遅延しているものとする。ディジタル信号入力Ｄ１
１が印加されたときの各フリップフロップ１１゜１２．
１１’、１２’の出力Ｑｏ＋ Ｑｌ２ ＋ＱＩＩＺＱｕ
’は、第５図（６） 、 （力、 （８） 、 （９）
に示す如く変化する。これかられかるようにクロック信
号ＣＬＫ１２゜ＣＬＫ１１’、ＣＬＫＩ２’に’Ｉｎ
”２ｒ ｊ３の遅延が生じても、各フリップ７０ツブ１
１，１２゜１１’、１２’の出力Ｑ＋ｚ ＋ Ｑｏ ’
＋ Ｑ＋ｔ’が第４図（５） 、 ｆ６） 、 （７
）に示す波形の始まりＢ、Ｃ，ＤからそれぞれｔＩ、’
！ｙ ｊ３だけシフトするだけでその出力波形はなんら
変化しない。すなわち誤動作が生じない。このように本
発明では、クロック信号ＣＬＫの立上り（ポジティブエ
ッヂ）で入力信号のレベルをマスターフリップフロップ
１１゜１１′で記憶し、クロック信号ＣＬＫの立下り（
ネガティブエッヂ）でもって、前記記憶されたレベルの
信号をスレーブフリンブフロソプ１２，１２’より出力
するようになし、上記クロック信号ＣＬＫの立下りエッ
ヂから立上りエッヂまでの時間分だけマージンを設ける
ことにより、クロック信号の遅延に強いフリップフロッ
プ回路が得られる。
ｔ３遅延しているものとする。ディジタル信号入力Ｄ１
１が印加されたときの各フリップフロップ１１゜１２．
１１’、１２’の出力Ｑｏ＋ Ｑｌ２ ＋ＱＩＩＺＱｕ
’は、第５図（６） 、 （力、 （８） 、 （９）
に示す如く変化する。これかられかるようにクロック信
号ＣＬＫ１２゜ＣＬＫ１１’、ＣＬＫＩ２’に’Ｉｎ
”２ｒ ｊ３の遅延が生じても、各フリップ７０ツブ１
１，１２゜１１’、１２’の出力Ｑ＋ｚ ＋ Ｑｏ ’
＋ Ｑ＋ｔ’が第４図（５） 、 ｆ６） 、 （７
）に示す波形の始まりＢ、Ｃ，ＤからそれぞれｔＩ、’
！ｙ ｊ３だけシフトするだけでその出力波形はなんら
変化しない。すなわち誤動作が生じない。このように本
発明では、クロック信号ＣＬＫの立上り（ポジティブエ
ッヂ）で入力信号のレベルをマスターフリップフロップ
１１゜１１′で記憶し、クロック信号ＣＬＫの立下り（
ネガティブエッヂ）でもって、前記記憶されたレベルの
信号をスレーブフリンブフロソプ１２，１２’より出力
するようになし、上記クロック信号ＣＬＫの立下りエッ
ヂから立上りエッヂまでの時間分だけマージンを設ける
ことにより、クロック信号の遅延に強いフリップフロッ
プ回路が得られる。
なお、第４図は上記７リツプフロツプＦＦ、。
ＦＦ、の具体例を示すものであり、フリップフロップ１
１．１２はそれぞれＩＬＬ回路ＩＮ、〜ＩＮ、、更にＩ
Ｎ、’ 〜ＩＮ、’ によって構成されている。上記各
ＩｔＬ回路はディジタル信号り、１の立下りエッヂ優先
で位相反転し、上記Ｑ。
１．１２はそれぞれＩＬＬ回路ＩＮ、〜ＩＮ、、更にＩ
Ｎ、’ 〜ＩＮ、’ によって構成されている。上記各
ＩｔＬ回路はディジタル信号り、１の立下りエッヂ優先
で位相反転し、上記Ｑ。
出力、Ｑｌ、出力を得る。
（１） 第１のフリップフロップ１１に供給されるクロ
ック信号を位相反転し、上記第１の７リツプフロツプ１
１のＱｏ小出力記憶する第２の７リツプフロツプ１２の
クロック信号とすることにより、上記ＱＩＩ出力からク
ロック信号のデユーティ−で決定される時間分だけ遅延
したＱ ＋２出力を７リツプフロノプ１２から得るよう
にしたので、クロック信号に遅延が発生してもＱ＋を出
力のレペルカを不側に変動することがなく、極めて正確
な回路動作が行われる。
ック信号を位相反転し、上記第１の７リツプフロツプ１
１のＱｏ小出力記憶する第２の７リツプフロツプ１２の
クロック信号とすることにより、上記ＱＩＩ出力からク
ロック信号のデユーティ−で決定される時間分だけ遅延
したＱ ＋２出力を７リツプフロノプ１２から得るよう
にしたので、クロック信号に遅延が発生してもＱ＋を出
力のレペルカを不側に変動することがなく、極めて正確
な回路動作が行われる。
（２） 上記（１）により、フリップフロップ回路をＩ
Ｃ化する際に、半導体基板上の配置等のレイアウトが容
易になる。
Ｃ化する際に、半導体基板上の配置等のレイアウトが容
易になる。
（３）上記（１） 、 （２）により、−製品の歩留り
が向上する。
が向上する。
以上の説明では、主として本発明者によってなされた発
明をその背景となったシフトレジスタについて述べたが
、これに限定されるもので＆末な（Ｓｏ例えば、周波数
の高いフリップフロップ回路を使用するＶＴＲの制御な
どに使用することカーできる。
明をその背景となったシフトレジスタについて述べたが
、これに限定されるもので＆末な（Ｓｏ例えば、周波数
の高いフリップフロップ回路を使用するＶＴＲの制御な
どに使用することカーできる。
また、シーケンスコントロール回路として使用できるの
で、モータの回転制御回路に好適である。
で、モータの回転制御回路に好適である。
更に、シャッター釦と連動してカメラ制御を行う際にも
使用することができる。
使用することができる。
第１図は本願発明に先立ち本発明者によって検討された
シフトレジスタの回路図であり、第２図…に樽は第１図
に示すシフトレジスタの回路動作を示す信号波形図であ
り、 第３図は本発明のシフトレジスタの回路図であり、 第４図用椙噂南袴曲Ｆ市上クロック信号に遅延がない時
の第３図に示すシフト１／ジスタの回路動作を示す波形
図であり、 第５図はクロック信号に遅延が生じた時の第３図に示す
シフトレジスタの回路動作を示す信号波形図であり、 第６図は上記シフトレジスタの一部を構成するフリップ
フロップ回路の具体例を示す回路図である。 ＦＦ１ 、ＦＦ、・・・フリップフロップ回路、１１゜
１１′・・・マスターフリップフロップ回路、１２．１
２’°°°スレ一ブフリツプフロツプ回路、Ｄ、、・・
・ディジタル信号、ＣＬＫ・・・クロック信号、２１．
２１’・・・インバータ・、ＳＴ・・・シフトレジスタ
、Ｑｏ＋Ｑｏ′・・・ＦＦ、、の出力信号、Ｑｓ、ｔ
Ｑ＋ｚ’・・ＦＦ＋ｔの出力信号。 代理人 弁理士 高 橋 明 第 １ 図 グ 第 ３ 図
シフトレジスタの回路図であり、第２図…に樽は第１図
に示すシフトレジスタの回路動作を示す信号波形図であ
り、 第３図は本発明のシフトレジスタの回路図であり、 第４図用椙噂南袴曲Ｆ市上クロック信号に遅延がない時
の第３図に示すシフト１／ジスタの回路動作を示す波形
図であり、 第５図はクロック信号に遅延が生じた時の第３図に示す
シフトレジスタの回路動作を示す信号波形図であり、 第６図は上記シフトレジスタの一部を構成するフリップ
フロップ回路の具体例を示す回路図である。 ＦＦ１ 、ＦＦ、・・・フリップフロップ回路、１１゜
１１′・・・マスターフリップフロップ回路、１２．１
２’°°°スレ一ブフリツプフロツプ回路、Ｄ、、・・
・ディジタル信号、ＣＬＫ・・・クロック信号、２１．
２１’・・・インバータ・、ＳＴ・・・シフトレジスタ
、Ｑｏ＋Ｑｏ′・・・ＦＦ、、の出力信号、Ｑｓ、ｔ
Ｑ＋ｚ’・・ＦＦ＋ｔの出力信号。 代理人 弁理士 高 橋 明 第 １ 図 グ 第 ３ 図
Claims (1)
- １、第１のフリップフロップ回路に供給されるディジタ
ル入力信号がクロックパルスの第１の位相反転時におい
て記憶されて第２のフリップフロップ回路に供給される
とともに、この記憶された信号が第２のフリップフロッ
プ回路に位相反転して供給されるクロックパルスの第４
の位相反転時において上記第２のフリップフロップ回路
から得られることを特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050925A JPS60196008A (ja) | 1984-03-19 | 1984-03-19 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050925A JPS60196008A (ja) | 1984-03-19 | 1984-03-19 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60196008A true JPS60196008A (ja) | 1985-10-04 |
Family
ID=12872380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59050925A Pending JPS60196008A (ja) | 1984-03-19 | 1984-03-19 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60196008A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006216197A (ja) * | 2005-02-07 | 2006-08-17 | Nec Corp | シリアルモード設定回路 |
| JP2009010827A (ja) * | 2007-06-29 | 2009-01-15 | Toyota Central R&D Labs Inc | ノイズ除去回路及びそれを備えたコンパレータ回路 |
| JP2010541399A (ja) * | 2007-09-24 | 2010-12-24 | クゥアルコム・インコーポレイテッド | 同期回路の遅延と一致している遅延回路 |
-
1984
- 1984-03-19 JP JP59050925A patent/JPS60196008A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006216197A (ja) * | 2005-02-07 | 2006-08-17 | Nec Corp | シリアルモード設定回路 |
| JP2009010827A (ja) * | 2007-06-29 | 2009-01-15 | Toyota Central R&D Labs Inc | ノイズ除去回路及びそれを備えたコンパレータ回路 |
| JP2010541399A (ja) * | 2007-09-24 | 2010-12-24 | クゥアルコム・インコーポレイテッド | 同期回路の遅延と一致している遅延回路 |
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