JPH022236A - ２段式同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般にデジタル装置に関し、特に、パルス列の
１周期内にて周期パルス列の形式を有するデジタル・ク
ロック信号の遷移に入力信号を同期させる装置に関する
。

〔従来の技術〕 デジタル・システムにおいては、通常「ハンドシェーク
」信号として呼ばれている制御用ストローブ・パルスを
使用して、デバイス制御装置や周辺装置のような個々の
ユニット間においてデータの伝達を制御することは余り
行われない。一般に、ハンドシェーク信号は、例えば、
現時点にてデータの一部が周辺装置やその制御装置とつ
ながっている入出力回線を通して伝達されていることを
示す。このとき、ハンドシェーク信号をタイミング即ち
クロック信号（通常、周期パルス列の形式をとる）と−
諸に適切な論理回路に加えて、本来のデータ転送（又は
他の諸機能）を行うようにすることができる。こういっ
た状況において、スプリアス信号の発生を防止するため
に、ハンドシェーク信号とクロック信号との間にて同期
化を図ることが望まれている。

〔発明が解決しようとする課題〕

この種のシステムを制御するために使用されるハードウ
ェアを製造する際、物理的な許容範囲が設けられること
から、仮にデバイスが共通りロック信号によって固定ス
テップで駆動されるとしても、ハンドシェーク信号とク
ロック信号との相対的位置は範囲を超えて変化すること
がある。ハンドシェーク信号の持続時間とタイミングに
おけるこういった変動によって、ハンドシェークが有効
であると認められるために、ハンドシェークは同期して
いなければならないという問題がもたらされる。

しかしながら、相互に情報伝達を行うユニットはそれぞ
れ対応する個々のクロック信号によって同期して作動さ
れるので、これらユニット間のハンドシェーク信号は非
同期状態となって現われることがしばしばある。

更に、現在知れられている同期回路の特性に起因して、
同期化は最良の状態においても、１クロック周期以下の
時間でしか達成することができない。しかしながら、例
えば、周辺装置及びその対応する制御装置間において高
速度でデータ転送を行うとき、データのオーバーラン（
即ち、入力データが直ちに前データをオーバーライドす
ること）を防ぐために、１クロック周期以下の時限でデ
ータ転送を行う必要のあることがよくある。データのオ
ーバーランに関する問題は次の２つの方法のうち何れか
一方で解消することができる。即ち、（ｉ）付加的緩衝
方式の形式で更に論理回路構成を加えること（及び分離
型緩衝装置に対して引込線を多重化すること）。又は、
（ｉｉ）入力データの最初の一部の最終的転送を、すぐ
その後に続くデータの一部が消滅する前に確保すること
（即ち、転送速度を低下させること）。前者の方法では
コストが嵩むと共にシステムを複雑化する。また後者の
方法では効率が悪い。

従って、本発明の目的は、回路構成を最小限にして、入
力信号を同期パルス列の遷移に同期させる装置を提供す
ることにある。

〔課題を解決するための手段〕

広く、本発明は、入力信号が同期化される周期パルス列
の各遷移（即ち、各状態変化）にて前記入力信号の状態
を書き込む段階と、前記書き込み段階に基づき、前記入
力信号の記憶された状態を示す第１の信号を生成すると
共に、前記周期パルス列の各遷移にて前記第１の信号の
状態を書き込む段階と、前記記憶された第１の信号から
前記周期パルス列に同期される前記入力信号に関する表
示信号を生成する段階と、を含む同１υ１方法を具備し
ている。

開示された本発明は、デジタル・クロック信号（「クロ
ック信号」）の形式を有する前記周期パルス列の正極及
び負極遷移時にて、前記入力信号を書き込むようにそれ
ぞれ構成された第１の一対のフリップ・フロップを設け
ることにより実施される。前記フリップ・フロップの真
の出力端子ＱはＯＲゲートに接続されている。またこの
ＯＲゲートの出力信号は、各クロック遷移時にて第２の
一対のフリップ・フロップによって書き込まれる。

前記第２の一対のフリップ・フロップの出力信号は、実
質的にクロック信号の遷移に同期して生じる状態遷移を
有する前記入力信号の同期バージョンを形成する。これ
らの出力信号はＯＲゲートによって論理和をとることが
できて、クロック信号の双方の状態変化に同期した信号
を形成するようになっている。

本発明によって数多くの利益が得られる。とりわけ、回
路構成要素の数を最小限にした状態で、最大、クロック
信号のｔｒｕｎ内にて、入力信号の立上りをクロック信
号の遷移に同期させることができる２段式同期装置が構
成される。

［実施例］ 第１図は、本発明によって構成され、設計された２段式
同期装置を示している。この２段式同期装置１０は入力
信号ＩＮの遷移即ち状態変化を、クロックＣＬＫ信号の
形式をとる周期パルスの遷移に同期させて機能するよう
に構成されている。

第１図に示すように、２段式同期装置１０は４つのＤ型
フリップ・フロップ１２．１４．１６及び１８と、一対
のＯＲゲート２０及び２２と、インバータ２４とを備え
ている。ＩＮ信号、即ち、非周期性、非同期性パルスは
フリップ・フロップ１２及び１４のデータＤ入力端子に
入力され、ＣＬＫ信号はフリップ・フロップ１２及び１
６のクロックＣＫ入力端子と、インバータ２４の入力端
子とに入力される。インバータ２４の出力信号はフリッ
プ・フロップ１４及び１８のクロックＣＫ入力端子に人
力され、フリップ・フロップ１２及び１６のＣＫ入力端
子はＣＬＫ信号の「真の」バージョンを受け、またフリ
ップ・フロップ１４及び１８のＣＫ入力端子はＣＬＫ信
号の反転した、即ち（１８０°）位相ずれ、したバージ
ョンを受ける。

前記フリップ・フロップは、ＣＫ入力端子に加えられる
信号の立上り時、即ち正極移行エツジにおいてＤ入力端
子に現われる信号の状態を吉き込む形式のものである。

このため、フリップ・フロップ１２はＣＬＫ信号の正極
遷移時にＴＮ信号を書き込み、フリップ・フロップ１４
はＣＬＫ信号の負極遷移時にＩＮ信号を書き込む。換言
すれば、この一対のフリップ・フロップ１２．１４は、
ＣＬＫ信号の各遷移時にてＩＮ信号の状態を書き込む。

フリップ・フロップ１２及び１４の出力端子（それぞれ
、Ｑｌ及びＱ２）からの出力信号はＯＲゲート２０に入
力され、このＯＲゲート２０は順次、第１の信号を生成
し、この第１の信号はフリップ・フロップ１６及び１８
のデータＤ入力端子にそれぞれ伝達される。この一対の
フリップ・フロップ１２．１４と同様に、フリップ・フ
ロップ１６及び１８もまた、ＣＬＫ信号の各正極及び負
極遷移時にて前記第１の信号の状態を書き込むように機
能する。

この一対のフリップ・フロップ１６．１８の出力端子Ｑ
からは、２段式同期装置ｌＯによって生成された出力信
号Ｑ、及びＱ２が出力される。更に、フリップ・フロッ
プ１６．１８の出力端子Ｑは、第３の信号Ｑ３を生成す
るＯＲゲート２２の入力端子に接続されている。３つの
出力信号０１．０□、０３は全てＩＮ信号の同期表示信
号である。

ここで第２図には、ＣＬＫ信号（波形３０）がＩＮ信号
（波形３２）の状態を同期的にサンプルするために使用
されて、信号ＯＩ、０□及び０３（波形３８．４０及び
４２）の形態で同期表示信号を生成するようにした２段
式同期装置ＩＯの動作を説明するタイミング図を示しで
ある。

第２図に図示するように、この数値は本発明に対して必
ずしも必要ではないが、ＣＬＫ信号（波形３０）が５０
％のデユーティ−・サイクルを有し、かつ上位及び下位
の論理状態（即ち電圧レベル）５４及び５６の間で正極
及び負極の遷移をそれぞれ存するように示しである。

動作時にて、時限Ｔ１　（第２図参照）以前には、ＩＮ
信号は下位即ち第１の状態にあり、時限Ｔ１の間、ＩＮ
信号は上位即ち第２の状態に移るとする。時限Ｔ、から
、ＣＬＫ信号の立上りエツジ５０に関係して、フリップ
・フロップ１２．１４はＩＮ信号の状態変化に対して「
受信停止」であることがくみとれる。即ち、時限Ｔ１に
て生じるＩＮ信号の低位から高位への状態変化は時間と
の関係で検出されず、ＣＬＫ信号の立上りエツジ５０に
て、フリップ・フロップ１２はローを書き込む。

しかしながら、すぐその後でＣＬＫ信号が負に遷移する
とき、ＩＮ信号はハイ状態を保持している。このため、
時間Ｔ２にてＣＬＫ信号が負に遷移するとき、このハイ
状態はフリップ・フロップ１４に書き込まれる。フリッ
プ・フロップ１４の出力端子Ｑ２におけるこのハイ状態
は、ＯＲゲート２０を通してフリップ・フロップ１６及
び１８のデータＤ入力端子に伝達されるので、ここでは
正極移行として例示される次に起こるＣＬＫ信号の遷移
時に、フリップ・フロップ１６は、要するに、フリップ
・フロップ１２．１４の記憶内容を書き込み、これによ
り時間Ｔ３にて出力端子Ｑ３でハイ状態となす。そして
、順次、ＯＲゲート２２を通して、出力信号Ｑ３　（波
形４２）もまたハイとなる。このようにして、３つの出
力信号Ｑ１、Ｑ２及びＱ３は全て、ＣＬＫ信号の遷移に
同期したＩＮ信号の表示形態を形成する。ＩＮ信号の低
位移行、即ち負極遷移に対しても同様の解析を行うこと
ができる。

第２図を参照して説明を続けると、ＣＬＫ信号の負極遷
移５２から間を置くことなく、時限Ｔ４において、ＩＮ
信号の別の立上り（正極）遷移が起こる。この場合も、
ＩＮ信号の遷移はＣＬＫ信号の遷移に接近しているので
、フリップ・フロップ１２．１４によって検知されない
。しかしながら、すぐその後に起こるＣＬＫ信号の遷移
時（時間Ｔ、）では、この遷移が正極移行で、フリップ
・フロップ１２がＩＮ信号の新たなハイ状態を書き込む
ことから、ＩＮ信号の状態が確定される。しかる後、時
間Ｔ６（ＣＬＫ信号の負極遷移５２から間を置くことな
く起こる）にて、フリップ・フロップ１８の出力端子Ｑ
４がハイ状態となり、このため出力信号０．及び０３が
ハイとなる（波形３８及び４２）。この場合も、出力信
号ｏ１及び０３は、ＣＬＫ信号の立上り即ち正極遷移に
同期したＩＮ信号の表示信号を形成する。

２段目のフリップ・フロップ１６．１８がどういう目的
で必要であるのかということに疑問を持つかも知れない
。しかしながら、第２図において、同期はＯＲゲー１−
２０の出力によって達成され得ることに注意すべきであ
る。前記疑問に対する回答はフリップ・フロップの準安
定性に見い出される。ＩＮ信号の遷移がＣＬＫ信号の遷
移に符合して（又は極めて符合した状態で）起こるとす
れば、フリップ・フロップ１２．１４の出力は不確定と
なる。実際、限定時間に対して「１」状態と「０」状態
との間で出力は発振することができる。しかし、この状
況は受は入れられるものではない。２段目のフリップ・
フロップ１６．１８は、この発振が後段の回路へと伝播
するのを防止している。

以上、入力信号を周期パルス列から構成されたクロック
信号に同期させる同期回路について開示した。

ここにおいて、以上の記載に関連して以下の各項を開示
する。

（１）　　第１及び第２のデジタル状態の間にて遷移を
生しる形式のパルス列と、一方のデジタル状態から他方
のデジタル状態への遷移によって形成される立上りエツ
ジを存する入力信号を受ける入力端子とを備え、前記入
力信号の前記立上りエツジを前記パルス列の遷移に同期
させる装置において、前記入力信号及び前記パルス列を
受けて、前記パルス列の遷移時にて前記入力信号の状態
変化を示す第１の信号を生成するように構成された第１
の回路手段と、前記第１の信号及び前記パルス列の遷移
に応答して、実質的に前記パルス列の遷移時にて前記入
力信号の状態変化に関する表示信号を生成するように作
動することができる第２の回路手段と、を具備したこと
を特徴とする２段式同期装置。

（２）前記パルス列の遷移は正極及び負極遷移から構成
され、前記第１の回路手段は各前記正極遷移時にて前記
入力信号のデジタル状態を書き込むように作動すること
ができる第１の記憶手段を備え、かつ前記第２の回路手
段は前記パルス列の前記負極遷移時にて前記入力信号の
デジタル状態を書き込むように作動することができる第
２の記憶手段を備えてなる前記第１項に記載の装置。

（３）前記第１及び第２の記４１手段は前記正極遷移時
にて前記入力信号を受けて前記入力信号の状態を記ｊｆ
Ｊするように作動することができるフリップ・フロップ
をそれぞれ備えると共に、前記パルス列を反転させる手
段を含み、前記第２の記憶手段が前記反転手段に結合さ
れて前記パルス列の反転形態を受けるようにしてなる前
記第２項に記載の装置。

（４）入力信号の第１及び第２の状態間でのａ移を周期
パルス列にて生じる正極又は負極遷移に同期させる装置
において、前記入力信号を受けて、実質的に前記周期パ
ルス列の各正極遷移時にて前記入力信号の状態を書き込
むように構成された第１の記憶手段と、前記入力信号を
受けて、実質的に前記周期パルス列の各負極遷移時にて
前記入力信号の状態を書き込むように構成された第２の
記憶手段と、前記第１又は第２の記憶手段に記憶された
前記入力信号の状態を示す第１の信号を生成するように
作動することができる第１の回路手段と、前記第１の信
号及び前記周期パルス列に応答して、前記周期パルス列
の遷移に同期した実質的に第１及び第２の遷移時にて前
記入力信号の状態変化に関する表示信号を生成するよう
に作動することができる第２の回路手段と、を具備した
ことを特徴とする２段式同期装置。

（５）前記第２の回路手段は、前記第１の信号を受けて
、実質的に前記周期パルス列の各正極遷移時にて前記第
１の信号の状態を書き込むように構成された第３の記憶
手段と、前記第１の信号を受けて、実質的に前記周期パ
ルス列の各負極遷移時にて前記第１の信号の状態を書き
込むように構成された第４の記憶手段と、を備えている
前記第４項に記載の装置。

（６）　　入力信号を同期パルス列の正極及び／又は負
極遷移に同期させる方法において、前記周期パルス列の
各遷移時にて前記入力信号の状態を書き込む段階と、前
記入力信号の記憶された状態を示す第１の信号を生成す
る段階と、前記周期パルス列の各遷移時にて前記第１の
信号の状態を書き込むと共に、前記周期パルス列の遷移
の何れかと実質的に同期して生じる状態変化を有する、
前記入力信号に関した表示信号を前記第１の信号から生
成する段階と、を具備したことを特徴とする２段式同期
方法。

〔発明の効果〕 以上、説明したように、本発明によれば、回路構成が簡
単であるにも拘らず、入力信号の立上りを同期パルス列
の遷移に確実にかつ容易に同期させることができる。

【図面の簡単な説明】

第１図は本発明によって構成された２段式同期装置を示
す回路図、第２図は第１図に示した２段式同期回路の動
作を説明するタイミング図である。 １０・・・・・・２段式同期装置、 １２、１４、１６、１８・・・・・・ Ｄ型フリップ ２０．２２・・・・・・ＯＲゲート、 ２４・・・・・・インバータ、 ５０・・・・・・正極遷移、 ５２・・・・・・負極遷移、 ＩＮ・・・・・・入力信号、 ＣＬＫ・・・・・・クロック信号、 ０１〜０３・・・・・・出力信号。 ・フロップ、

Claims (1)

1. 【特許請求の範囲】 １、第１及び第２のデジタル状態の間にて遷移を生じる
   形式のパルス列と、一方のデジタル状態から他方のデジ
   タル状態への遷移によって形成される立上りエッジを有
   する入力信号を受ける入力端子とを備え、前記入力信号
   の前記立上りエッジを前記パルス列の遷移に同期させる
   装置において、 前記入力信号及び前記パルス列を受けて、前記パルス列
   の遷移時にて前記入力信号の状態変化を示す第１の信号
   を生成するように構成された第１の回路手段と、 前記第１の信号及び前記パルス列の遷移に応答して、実
   質的に前記パルス列の遷移時にて前記入力信号の状態変
   化に関する表示信号を生成するように作動することがで
   きる第２の回路手段と、を具備したことを特徴とする２
   段式同期装置。 ２、入力信号の第１及び第２の状態間での遷移を周期パ
   ルス列にて生じる正極又は負極遷移に同期させる装置に
   おいて、 前記入力信号を受けて、実質的に前記周期パルス列の各
   正極遷移時にて前記入力信号の状態を書き込むように構
   成された第１の記憶手段と、前記入力信号を受けて、実
   質的に前記周期パルス列の各負極遷移時にて前記入力信
   号の状態を書き込むように構成された第２の記憶手段と
   、前記第１又は第２の記憶手段に記憶された前記入力信
   号の状態を示す第１の信号を生成するように作動するこ
   とができる第１の回路手段と、前記第２の信号及び前記
   周期パルス列に応答して、前記周期パルス列の遷移に同
   期した実質的に第１及び第２の遷移時にて前記入力信号
   の状態変化に関する表示信号を生成するように作動する
   ことができる第２の回路手段と、 を具備したことを特徴とする２段式同期装置。 ３、入力信号を同期パルス列の正極及び／又は負極遷移
   に同期させる方法において、 前記周期パルス列の各遷移時にて前記入力信号の状態を
   書き込む段階と、 前記入力信号の記憶された状態を示す第１の信号を生成
   する段階と、 前記周期パルス列の各遷移時にて前記第１の信号の状態
   を書き込むと共に、前記周期パルス列の遷移の何れかと
   実質的に同期して生じる状態変化を有する、前記入力信
   号に関した表示信号を前記第１の信号から生成する段階
   と、 を具備したことを特徴とする２段式同期方法。