JPH0690657B2 - クロツク切替回路 - Google Patents
クロツク切替回路Info
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- JPH0690657B2 JPH0690657B2 JP62078927A JP7892787A JPH0690657B2 JP H0690657 B2 JPH0690657 B2 JP H0690657B2 JP 62078927 A JP62078927 A JP 62078927A JP 7892787 A JP7892787 A JP 7892787A JP H0690657 B2 JPH0690657 B2 JP H0690657B2
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- signal
- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は二重化された処理システム等に於いて使用され
るクロック切替回路に関する。
るクロック切替回路に関する。
クロック切替回路は種々の分野で使用されており、例え
ば、第５図に示すような二重化された処理システムに於
いても使用されている。
ば、第５図に示すような二重化された処理システムに於
いても使用されている。
第５図に示した処理システムは、２台の処理装置50,51
と、２台の入出力制御装置52,53と、処理装置50,51から
のクロック信号を含む制御信号及びデータが伝送される
バス54,55とを含んでおり、クロック切替回路は入出力
制御装置52,53に於いて使用される。
と、２台の入出力制御装置52,53と、処理装置50,51から
のクロック信号を含む制御信号及びデータが伝送される
バス54,55とを含んでおり、クロック切替回路は入出力
制御装置52,53に於いて使用される。
処理装置50が動作系で、処理装置51が待機系になってい
る場合は、バス54,55に接続されている入出力制御装置5
2,53内のクロック切替回路（図示せず）はバス54を介し
て与えられるクロック信号を選択し、入出力制御装置5
2,53はクロック切替回路が選択したクロック信号を使用
して、バス54を介して与えられる制御信号に従って動作
する。この状態から、処理装置50が待機系に、処理装置
51が動作系に切替わったとすると、入出力制御装置52,5
3内のクロック切替回路はバス55を介して与えられるク
ロック信号を選択し、入出力制御装置52,53はクロック
切替回路が選択したクロック信号を使用して、バス55を
介して与えられる制御信号に従って動作する。
る場合は、バス54,55に接続されている入出力制御装置5
2,53内のクロック切替回路（図示せず）はバス54を介し
て与えられるクロック信号を選択し、入出力制御装置5
2,53はクロック切替回路が選択したクロック信号を使用
して、バス54を介して与えられる制御信号に従って動作
する。この状態から、処理装置50が待機系に、処理装置
51が動作系に切替わったとすると、入出力制御装置52,5
3内のクロック切替回路はバス55を介して与えられるク
ロック信号を選択し、入出力制御装置52,53はクロック
切替回路が選択したクロック信号を使用して、バス55を
介して与えられる制御信号に従って動作する。
ところで、上述したような入出力制御装置52,53等の論
理装置は、与えられるクロック信号の周期が本来与えら
れるべきクロック信号の周期よりも短くなると、誤動作
を起こすことがある。このため、入出力制御装置等の論
理装置に於いて使用されるクロック切替回路は、論理装
置に供給するクロック信号を単に切替えるだけでなく、
切替時のクロック信号の周期が論理装置に本来与えるべ
きクロック信号の周期よりも短くならないようにするこ
とが必要となる。
理装置は、与えられるクロック信号の周期が本来与えら
れるべきクロック信号の周期よりも短くなると、誤動作
を起こすことがある。このため、入出力制御装置等の論
理装置に於いて使用されるクロック切替回路は、論理装
置に供給するクロック信号を単に切替えるだけでなく、
切替時のクロック信号の周期が論理装置に本来与えるべ
きクロック信号の周期よりも短くならないようにするこ
とが必要となる。
第６図は従来のこの種のクロック切替回路の一例を示す
ブロック図であり、アンド回路40,41と、オア回路42
と、インバータ43,44と、インバータ44を介して加えら
れるクロック信号CLK1の立上がりに於いて選択信号SEL
を保持するＤタイプフリップフロップ45及びインバータ
43を介して加えられるクロック信号CLK2の立上がりに於
いて選択信号SELを保持するＤタイプフリップフロップ4
7からなる選択信号保持回路49と、リセット端子Ｒに加
えられる信号が“0"となることによりリセットされるリ
セット端子付きのＤタイプフリップフロップ46,48とか
ら構成されている。また、クロック信号CLK1,CLK2は別
々のクロック源から供給される同一周期ｔのクロック信
号であり、選択信号SELはクロック信号CLK1,CLK2を切替
えるために外部から与えられる信号である。尚、第５図
に対応させると、クロック信号CLK1はバス54を介して与
えられるクロック信号に対応し、クロック信号CLK2はバ
ス55を介して与えられるクロック信号に対応する。
ブロック図であり、アンド回路40,41と、オア回路42
と、インバータ43,44と、インバータ44を介して加えら
れるクロック信号CLK1の立上がりに於いて選択信号SEL
を保持するＤタイプフリップフロップ45及びインバータ
43を介して加えられるクロック信号CLK2の立上がりに於
いて選択信号SELを保持するＤタイプフリップフロップ4
7からなる選択信号保持回路49と、リセット端子Ｒに加
えられる信号が“0"となることによりリセットされるリ
セット端子付きのＤタイプフリップフロップ46,48とか
ら構成されている。また、クロック信号CLK1,CLK2は別
々のクロック源から供給される同一周期ｔのクロック信
号であり、選択信号SELはクロック信号CLK1,CLK2を切替
えるために外部から与えられる信号である。尚、第５図
に対応させると、クロック信号CLK1はバス54を介して与
えられるクロック信号に対応し、クロック信号CLK2はバ
ス55を介して与えられるクロック信号に対応する。
第７図は第６図の動作説明用タイミングチャートであ
り、時刻T21に於いて選択信号SELが“1"から“0"に切替
わった場合の動作を示している。
り、時刻T21に於いて選択信号SELが“1"から“0"に切替
わった場合の動作を示している。
時刻T21以前、即ち、選択信号SELが“1"の場合はＤタイ
プフリップフロップ45のＱ出力及びＤタイプフリップフ
ロップ47の出力がそれぞれ“1",“0"、Ｄタイプフリ
ップフロップ46,48のＱ出力がそれぞれ“1",“0"となる
ので、アンド回路40,41がそれぞれオン，オフとなり、
クロック信号CLK1がアンド回路40及びオア回路42を介し
てクロック信号CLK3として出力される。
プフリップフロップ45のＱ出力及びＤタイプフリップフ
ロップ47の出力がそれぞれ“1",“0"、Ｄタイプフリ
ップフロップ46,48のＱ出力がそれぞれ“1",“0"となる
ので、アンド回路40,41がそれぞれオン，オフとなり、
クロック信号CLK1がアンド回路40及びオア回路42を介し
てクロック信号CLK3として出力される。
時刻T21に於いて、選択信号SELが“0"になると、時刻T2
1以後にクロック信号CLK1が最初に立下がった時点（時
刻T23）に於いて選択信号保持回路49内のＤタイプフリ
ップフロップ45のＱ出力が“0"になり、これによりＤタ
イプフリップフロップ46がリセットされる。従って、時
刻T23に於いて、Ｄタイプフリップフロップ46のＱ出力
が“0"となり、アンド回路40がオフ状態となり、クロッ
ク信号CLK1が停止される。また、選択信号保持回路の49
内のＤタイプフリップフロップ47の出力は時刻T21以
後にクロック信号CLK2が最初に立上がった時点（時刻T2
2）に於いて“1"となり、Ｄタイプフリップフロップ48
のＱ出力はクロック信号CLK2の次の立下がり（時刻T2
4）に於いて“1"となる。従って、時刻T24に於いてアン
ド回路41がオン状態となり、クロック信号CLK2の供給が
開始される。
1以後にクロック信号CLK1が最初に立下がった時点（時
刻T23）に於いて選択信号保持回路49内のＤタイプフリ
ップフロップ45のＱ出力が“0"になり、これによりＤタ
イプフリップフロップ46がリセットされる。従って、時
刻T23に於いて、Ｄタイプフリップフロップ46のＱ出力
が“0"となり、アンド回路40がオフ状態となり、クロッ
ク信号CLK1が停止される。また、選択信号保持回路の49
内のＤタイプフリップフロップ47の出力は時刻T21以
後にクロック信号CLK2が最初に立上がった時点（時刻T2
2）に於いて“1"となり、Ｄタイプフリップフロップ48
のＱ出力はクロック信号CLK2の次の立下がり（時刻T2
4）に於いて“1"となる。従って、時刻T24に於いてアン
ド回路41がオン状態となり、クロック信号CLK2の供給が
開始される。
クロック切替回路の構成を第６図に示すものとすること
により、クロック信号切替時の周期t1を第７図に示すよ
うに、クロック信号CLK1,CLK2の周期ｔよりも長いもの
とすることができるが、クロック信号CLK1,CLK2対応に
Ｄタイプフリップフロップ45,47を設けなければならな
いため、回路素子数が多くなる問題があった。
により、クロック信号切替時の周期t1を第７図に示すよ
うに、クロック信号CLK1,CLK2の周期ｔよりも長いもの
とすることができるが、クロック信号CLK1,CLK2対応に
Ｄタイプフリップフロップ45,47を設けなければならな
いため、回路素子数が多くなる問題があった。
本発明は前述の如き問題点を解決したものであり、その
目的は回路素子数を減少させることにある。
目的は回路素子数を減少させることにある。
本発明は前述の如き問題点を解決するため、 同一周期の複数のクロック信号の内の１つを選択信号に
従って選択して出力すると共に、クロック切替時に出力
する信号の周期を前記クロック信号の周期以上となるよ
うにしたクロック切替回路に於いて、 前記各クロック信号対応に設けられ、対応する前記クロ
ック信号が一方の入力端子に入力されたアンド回路と、 該各アンド回路の出力信号の論理和をとるオア回路と、 前記各クロック信号対応に設けられ、対応する前記クロ
ック信号がクロック端子に加えられるクロック選択用フ
リップフロップと、 前記オア回路の出力信号に従って前記選択信号を保持す
る前記選択信号対応の選択信号保持用フリップフロップ
を含み、前記クロック選択用フリップフロップの内の前
記選択信号保持用フリップフロップに保持された選択信
号によって選択されたクロック信号対応のクロック選択
用フリップフロップの入力端子及びリセット端子に第１
の状態の信号を加え、他の全てのクロック選択用フリッ
プフロップの入力端子及びリセット端子に第２の状態の
信号を加える選択信号保持回路とを設け、 前記各クロック選択用フリップフロップの出力信号を、
そのクロック選択用フリップフロップに対応するクロッ
ク信号が入力されている前記アンド回路の他方の入力端
子の入力とするようにしている。
従って選択して出力すると共に、クロック切替時に出力
する信号の周期を前記クロック信号の周期以上となるよ
うにしたクロック切替回路に於いて、 前記各クロック信号対応に設けられ、対応する前記クロ
ック信号が一方の入力端子に入力されたアンド回路と、 該各アンド回路の出力信号の論理和をとるオア回路と、 前記各クロック信号対応に設けられ、対応する前記クロ
ック信号がクロック端子に加えられるクロック選択用フ
リップフロップと、 前記オア回路の出力信号に従って前記選択信号を保持す
る前記選択信号対応の選択信号保持用フリップフロップ
を含み、前記クロック選択用フリップフロップの内の前
記選択信号保持用フリップフロップに保持された選択信
号によって選択されたクロック信号対応のクロック選択
用フリップフロップの入力端子及びリセット端子に第１
の状態の信号を加え、他の全てのクロック選択用フリッ
プフロップの入力端子及びリセット端子に第２の状態の
信号を加える選択信号保持回路とを設け、 前記各クロック選択用フリップフロップの出力信号を、
そのクロック選択用フリップフロップに対応するクロッ
ク信号が入力されている前記アンド回路の他方の入力端
子の入力とするようにしている。
選択信号保持回路内の選択信号保持用フリップフロップ
は、オア回路の出力信号に従って選択信号を保持するも
のであり、また、選択信号保持回路からの信号が第１の
状態から第２の状態に変化したクロック選択用フリップ
フロップは直ちにリセット状態になるので、このリセッ
ト状態になったクロック選択用フリッフフロップの出力
信号を他方の入力端子の入力としていたアンド回路は、
現在出力中のクロック信号と同期してオフ状態になる。
従って、現在出力されているクロック信号は選択信号入
力後、例えば立下がりのタイミングに於いて停止する。
一方、選択信号保持回路からの信号が第２の状態から第
１の状態に変化したクロック選択用フリップフロップは
直ちには選択信号保持回路からの信号を保持せず、クロ
ック端子に加えられるクロック信号に従って、即ち例え
ばクロック信号の立下がりに於いて選択信号保持回路か
らの信号を保持し、対応するアンド回路をオン状態にし
て、切替先のクロック信号をそのクロック信号の立下が
り以後からオア回路に出力する。従って、クロック信号
の切替時に出力されるクロック信号の周期が他の期間に
比べて短くなることはない。
は、オア回路の出力信号に従って選択信号を保持するも
のであり、また、選択信号保持回路からの信号が第１の
状態から第２の状態に変化したクロック選択用フリップ
フロップは直ちにリセット状態になるので、このリセッ
ト状態になったクロック選択用フリッフフロップの出力
信号を他方の入力端子の入力としていたアンド回路は、
現在出力中のクロック信号と同期してオフ状態になる。
従って、現在出力されているクロック信号は選択信号入
力後、例えば立下がりのタイミングに於いて停止する。
一方、選択信号保持回路からの信号が第２の状態から第
１の状態に変化したクロック選択用フリップフロップは
直ちには選択信号保持回路からの信号を保持せず、クロ
ック端子に加えられるクロック信号に従って、即ち例え
ばクロック信号の立下がりに於いて選択信号保持回路か
らの信号を保持し、対応するアンド回路をオン状態にし
て、切替先のクロック信号をそのクロック信号の立下が
り以後からオア回路に出力する。従って、クロック信号
の切替時に出力されるクロック信号の周期が他の期間に
比べて短くなることはない。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、第６図
に示した従来例と異なる点は、オア回路42から出力され
るクロック信号CLK3を反転するインバータ12と、インバ
ータ12の出力信号の立上がり（クロック信号CLK3の立下
がり）に於いて入力端子Ｄに加えられる選択信号SELを
保持するＤタイプフリップフロップ11とを設け、Ｄタイ
プフリップフロップ11のＱ出力をＤタイプフリップフロ
ップ46の入力端子Ｄ及びリセット端子Ｒに加え、出力
をＤタイプフリップフロップ48の入力端子Ｄ及びリセッ
ト端子Ｒに加えるようにした点である。尚、第１図に於
いて、他の第６図と同一符号は同一部分を表している。
に示した従来例と異なる点は、オア回路42から出力され
るクロック信号CLK3を反転するインバータ12と、インバ
ータ12の出力信号の立上がり（クロック信号CLK3の立下
がり）に於いて入力端子Ｄに加えられる選択信号SELを
保持するＤタイプフリップフロップ11とを設け、Ｄタイ
プフリップフロップ11のＱ出力をＤタイプフリップフロ
ップ46の入力端子Ｄ及びリセット端子Ｒに加え、出力
をＤタイプフリップフロップ48の入力端子Ｄ及びリセッ
ト端子Ｒに加えるようにした点である。尚、第１図に於
いて、他の第６図と同一符号は同一部分を表している。
また、第２図は第１図の動作説明用タイミングチャート
であり、時刻T1に於いて、選択信号SELが“1"から“0"
に切替わった場合の動作を示している。
であり、時刻T1に於いて、選択信号SELが“1"から“0"
に切替わった場合の動作を示している。
時刻T1以前、即ち選択信号SELが“1"の場合はＤタイプ
フリップフロップ11のQ,出力はそれぞれ“1",“0"に
なっており、Ｄタイプフリップフロップ46,48のＱ出力
はそれぞれ“1",“0"となっている。従って、時刻T1以
前に於いては、アンド回路40,41がそれぞれオン，オフ
状態になるので、クロック信号CLK1がアンド回路40及び
オア回路42を介してクロック信号CLK3として出力される
ことになる。
フリップフロップ11のQ,出力はそれぞれ“1",“0"に
なっており、Ｄタイプフリップフロップ46,48のＱ出力
はそれぞれ“1",“0"となっている。従って、時刻T1以
前に於いては、アンド回路40,41がそれぞれオン，オフ
状態になるので、クロック信号CLK1がアンド回路40及び
オア回路42を介してクロック信号CLK3として出力される
ことになる。
時刻T1に於いて、選択信号SELが“0"になると、時刻T1
以後にインバータ12の出力信号が最初に立上がった時点
（クロック信号CLK3の立下がり，時刻T2）に於いてＤタ
イプフリップフロップ11のQ,出力はそれぞれ“0",
“1"となる。時刻T2に於いて、Ｄタイプフリップフロッ
プ11のＱ出力が“0"となることにより、Ｄタイプフリッ
プフロップ46はリセットされ、そのＱ出力は“0"とな
る。従って、時刻T2に於いて、アンド回路40はオン状態
からオフ状態に変化し、クロック信号CLK3は停止され
る。また、Ｄタイプフリップフロップ48のＱ出力はＤタ
イプフリップフロップ11の出力が“1"になった後、最
初にクロック信号CLK2が立下がった時点（時刻T3）に於
いて“1"となる。従って、時刻T3に於いて、アンド回路
41はオフ状態からオン状態に変化し、クロック信号CLK2
がアンド回路41及びオア回路42を介してクロック信号CL
K3として出力される。この結果、クロック切替時に出力
されるクロック信号の周期t1はクロック信号CLK1,CLK2
の周期ｔよりも長いものとなる。このように、本実施例
によれば、選択信号SELを保持するＤタイプフリップフ
ロップを１個とすることができるので、第６図に示した
従来例に比較して回路素子数を減少させることができ
る。
以後にインバータ12の出力信号が最初に立上がった時点
（クロック信号CLK3の立下がり，時刻T2）に於いてＤタ
イプフリップフロップ11のQ,出力はそれぞれ“0",
“1"となる。時刻T2に於いて、Ｄタイプフリップフロッ
プ11のＱ出力が“0"となることにより、Ｄタイプフリッ
プフロップ46はリセットされ、そのＱ出力は“0"とな
る。従って、時刻T2に於いて、アンド回路40はオン状態
からオフ状態に変化し、クロック信号CLK3は停止され
る。また、Ｄタイプフリップフロップ48のＱ出力はＤタ
イプフリップフロップ11の出力が“1"になった後、最
初にクロック信号CLK2が立下がった時点（時刻T3）に於
いて“1"となる。従って、時刻T3に於いて、アンド回路
41はオフ状態からオン状態に変化し、クロック信号CLK2
がアンド回路41及びオア回路42を介してクロック信号CL
K3として出力される。この結果、クロック切替時に出力
されるクロック信号の周期t1はクロック信号CLK1,CLK2
の周期ｔよりも長いものとなる。このように、本実施例
によれば、選択信号SELを保持するＤタイプフリップフ
ロップを１個とすることができるので、第６図に示した
従来例に比較して回路素子数を減少させることができ
る。
第３図は本発明の他の実施例のブロック図であり、選択
信号SEL1,SEL2に従って４相のクロック信号CLK1〜CLK4
の内の１つを選択出力する場合についてのものである。
信号SEL1,SEL2に従って４相のクロック信号CLK1〜CLK4
の内の１つを選択出力する場合についてのものである。
本実施例のクロック切替回路はアンド回路21〜24と、オ
ア回路25と、オア回路25から出力されるクロック信号CL
K5を反転するインバータ26と、クロック信号CLK1〜CLK4
を反転するインバータ27〜30と、Ｄタイプフリップフロ
ップ32,33及びデコーダ34からなる選択信号保持回路31
と、リセット端子Ｒに加えられる信号が“0"となること
によりリセットされるＤタイプフリップフロップ35〜38
とから構成されている。尚、本実施例に於いては、デコ
ーダ34として、Ｄタイプフリップフロップ32,33のＱ出
力が共に“0"の場合はその出力信号D1〜D4の内の出力信
号D1のみを“1"とし、Ｄタイプフリップフロップ32,33
のＱ出力がそれぞれ“0",“1"の場合は信号D2のみを
“1"とし、Ｄタイプフリップフロップ32,33のＱ出力が
それぞれ“1",“0"の場合は信号D3のみを“1"とし、Ｄ
タイプフリップフロップ32,33のＱ出力が共に“1"の場
合は信号D4のみを“1"とするものを使用することによ
り、選択信号SEL1,SEL2が共に“0"の時クロック信号CLK
1が選択され、選択信号SEL1,SEL2がそれぞれ“0",“1"
の時クロック信号CLK2が選択され、選択信号SEL1,SEL2
がそれぞれ“1",“0"の時クロック信号CLK3が選択さ
れ、選択信号SEL1,SEL2が共に“1"の時クロック信号CLK
4が選択されるようにしている。
ア回路25と、オア回路25から出力されるクロック信号CL
K5を反転するインバータ26と、クロック信号CLK1〜CLK4
を反転するインバータ27〜30と、Ｄタイプフリップフロ
ップ32,33及びデコーダ34からなる選択信号保持回路31
と、リセット端子Ｒに加えられる信号が“0"となること
によりリセットされるＤタイプフリップフロップ35〜38
とから構成されている。尚、本実施例に於いては、デコ
ーダ34として、Ｄタイプフリップフロップ32,33のＱ出
力が共に“0"の場合はその出力信号D1〜D4の内の出力信
号D1のみを“1"とし、Ｄタイプフリップフロップ32,33
のＱ出力がそれぞれ“0",“1"の場合は信号D2のみを
“1"とし、Ｄタイプフリップフロップ32,33のＱ出力が
それぞれ“1",“0"の場合は信号D3のみを“1"とし、Ｄ
タイプフリップフロップ32,33のＱ出力が共に“1"の場
合は信号D4のみを“1"とするものを使用することによ
り、選択信号SEL1,SEL2が共に“0"の時クロック信号CLK
1が選択され、選択信号SEL1,SEL2がそれぞれ“0",“1"
の時クロック信号CLK2が選択され、選択信号SEL1,SEL2
がそれぞれ“1",“0"の時クロック信号CLK3が選択さ
れ、選択信号SEL1,SEL2が共に“1"の時クロック信号CLK
4が選択されるようにしている。
第４図は第３図の動作説明用タイミングチャートであ
り、時刻T11に於いて選択信号SEL1,SEL2が“0"から“1"
に変化した場合の動作を示している。
り、時刻T11に於いて選択信号SEL1,SEL2が“0"から“1"
に変化した場合の動作を示している。
時刻T11以前、即ち、選択信号SEL1,SEL2が共に“0"とな
っている場合は、選択信号保持回路31内のＤタイプフリ
ップフロップ32,33のＱ出力は共に“0"となっており、
デコーダ34の出力信号D1〜D4の内、信号D1のみが“1"と
なっている。従って、時刻T11以前に於いては、Ｄタイ
プフリップフロップ35〜38の内のＤタイプフリップフロ
ップ35のＱ出力のみが“1"となり、アンド回路21〜24の
内のアンド回路21のみがオン状態となるので、クロック
信号CLK1がアンド回路21及びオア回路25を介してクロッ
ク信号CLK5として出力され、クロック信号CLK1を反転し
た信号がインバータ26より出力される。
っている場合は、選択信号保持回路31内のＤタイプフリ
ップフロップ32,33のＱ出力は共に“0"となっており、
デコーダ34の出力信号D1〜D4の内、信号D1のみが“1"と
なっている。従って、時刻T11以前に於いては、Ｄタイ
プフリップフロップ35〜38の内のＤタイプフリップフロ
ップ35のＱ出力のみが“1"となり、アンド回路21〜24の
内のアンド回路21のみがオン状態となるので、クロック
信号CLK1がアンド回路21及びオア回路25を介してクロッ
ク信号CLK5として出力され、クロック信号CLK1を反転し
た信号がインバータ26より出力される。
時刻T11に於いて、選択信号SEL1,SEL2が共に“0"となる
と、インバータ26から出力される信号の立上がり、即ち
クロック信号CLK1の立下がり（時刻T12）に於いてＤタ
イプフリップフロップ32,33のＱ出力は共に“1"とな
り、デコーダ34の出力信号D1〜D4の内の信号D4のみが
“1"となる。これにより、Ｄタイプフリップフロップ35
がリセットされ、アンド回路21がオフ状態になり、クロ
ック信号CLK5が停止される。また、デコーダ34の出力信
号D4が“1"となることにより、クロック信号CLK4の立下
がり（時刻T13）に於いて、Ｄタイプフリップフロップ3
8がセットされ、アンド回路24がオン状態になり、クロ
ック信号CLK4がアンド回路24,オア回路25を介して出力
される。この結果、クロック切替時に出力されるクロッ
ク信号の周期t1はクロック信号CLK1〜CLK4の周期ｔより
も長いものとなる。
と、インバータ26から出力される信号の立上がり、即ち
クロック信号CLK1の立下がり（時刻T12）に於いてＤタ
イプフリップフロップ32,33のＱ出力は共に“1"とな
り、デコーダ34の出力信号D1〜D4の内の信号D4のみが
“1"となる。これにより、Ｄタイプフリップフロップ35
がリセットされ、アンド回路21がオフ状態になり、クロ
ック信号CLK5が停止される。また、デコーダ34の出力信
号D4が“1"となることにより、クロック信号CLK4の立下
がり（時刻T13）に於いて、Ｄタイプフリップフロップ3
8がセットされ、アンド回路24がオン状態になり、クロ
ック信号CLK4がアンド回路24,オア回路25を介して出力
される。この結果、クロック切替時に出力されるクロッ
ク信号の周期t1はクロック信号CLK1〜CLK4の周期ｔより
も長いものとなる。
尚、上述した実施例に於いては、２つのクロック信号の
切替え及び４つのクロック信号の切替えについて説明し
たが、本発明はこれに限られず、任意の数のクロック信
号の切替えに適用できるものである。
切替え及び４つのクロック信号の切替えについて説明し
たが、本発明はこれに限られず、任意の数のクロック信
号の切替えに適用できるものである。
以上説明したように、本発明は、オア回路から出力され
る現在選択中のクロック信号に従って選択信号を保持す
るようにしたものであるから、選択信号保持用のフリッ
プフロップの数を従来例に比較して減らすことができる
効果がある。
る現在選択中のクロック信号に従って選択信号を保持す
るようにしたものであるから、選択信号保持用のフリッ
プフロップの数を従来例に比較して減らすことができる
効果がある。
第１図は本発明の一実施例のブロック図、 第２図は第１図の動作説明用タイミングチャート、 第３図は本発明の他の実施例のブロック図、 第４図は第３図の動作説明用タイミングチャート、 第５図は二重化された処理システムの一例を示すブロッ
ク図、 第６図は従来例のブロック図及び、 第７図は第６図の動作説明用タイミングチャートであ
る。 図に於いて、21〜24,40,41……アンド回路、25,42……
オア回路、12,26〜30,43,44……インバータ、11,32,33,
45,47……Ｄタイプフリップフロップ、31,49……選択信
号保持回路、35〜38,46,48……リセット端子付きのＤタ
イプフリップフロップ、34……デコーダ。
ク図、 第６図は従来例のブロック図及び、 第７図は第６図の動作説明用タイミングチャートであ
る。 図に於いて、21〜24,40,41……アンド回路、25,42……
オア回路、12,26〜30,43,44……インバータ、11,32,33,
45,47……Ｄタイプフリップフロップ、31,49……選択信
号保持回路、35〜38,46,48……リセット端子付きのＤタ
イプフリップフロップ、34……デコーダ。
Claims (1)
- 【請求項１】同一周期の複数のクロック信号の内の１つ
を選択信号に従って選択して出力すると共に、クロック
切替時に出力する信号の周期を前記クロック信号の周期
以上となるようにしたクロック切替回路に於いて、 前記各クロック信号対応に設けられ、対応する前記クロ
ック信号が一方の入力端子に入力されたアンド回路と、 該各アンド回路の出力信号の論理和をとるオア回路と、 前記各クロック信号対応に設けられ、対応する前記クロ
ック信号がクロック端子に加えられるクロック選択用フ
リップフロップと、 前記オア回路の出力信号に従って前記選択信号を保持す
る前記選択信号対応の選択信号保持用フリップフロップ
を含み、前記クロック選択用フリップフロップの内の前
記選択信号保持用フリップフロップに保持された選択信
号によって選択されたクロック信号対応のクロック選択
用フリップフロップの入力端子及びリセット端子に第１
の状態の信号を加え、他の全てのクロック選択用フリッ
プフロップの入力端子及びリセット端子に第２の状態の
信号を加える選択信号保持回路とを備え、 前記各クロック選択用フリップフロップの出力信号を、
そのクロック選択用フリップフロップに対応するクロッ
ク信号が入力されている前記アンド回路の他方の入力端
子の入力とすることを特徴とするクロック切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078927A JPH0690657B2 (ja) | 1987-03-31 | 1987-03-31 | クロツク切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078927A JPH0690657B2 (ja) | 1987-03-31 | 1987-03-31 | クロツク切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63245510A JPS63245510A (ja) | 1988-10-12 |
| JPH0690657B2 true JPH0690657B2 (ja) | 1994-11-14 |
Family
ID=13675502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62078927A Expired - Lifetime JPH0690657B2 (ja) | 1987-03-31 | 1987-03-31 | クロツク切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690657B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2579775B2 (ja) * | 1987-09-22 | 1997-02-12 | 日本電気ホームエレクトロニクス株式会社 | クロック切替装置 |
| AR241983A1 (es) * | 1989-03-23 | 1993-01-29 | Siemens Ag | Disposicion de circuito para transformar una secuencia discontinua de pulsos de reloj de entrada en una secuencia continua de pulsos de reloj de salida con la misma cantidad de pulsos. |
-
1987
- 1987-03-31 JP JP62078927A patent/JPH0690657B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63245510A (ja) | 1988-10-12 |
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