JPH03171234A - クロック同期式記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明は、同期順序論理回路の試験を容易にするクロッ
ク同期式記憶回路に関する． ［従来の技術］ 従来の技術では、同期順序論理回路の試験を行うために
クロック同期式記憶回路の状態をクロックを入れて設定
する必要があった。 ［発明が解決しようとする課題］ しかし、かかる従来のクロック同期式記憶回路では、回
路の大規模化に対応してクロック数が増大、試験時間が
長くなる問題点を有していた．そこで、本発明はこのよ
うな問題点を解決するもので、その目的とするところは
クロックを必要とせずにクロック同期式記憶回路の出力
を定めることにある． ［課題を解決するための手段１ 本発明のクロック同期式記憶回路は、一本のテスト信号
、前記テスト信号に制御される選択回路、および前記選
択回路につながる記憶入力信号と記憶出力信号から構成
されることを特徴とする． ［作　用］ 上記のように構成されたクロック同期式記憶回路のテス
ト信号に、通常使用時と逆の論理入力を与えると、出力
端子に記憶入力信号がそのまま出力され、クロックを必
要とせずにクロック同期式記憶回路の出力を定めること
ができる．〔実　施　例Ｊ 以下に本発明の実施例を図面に基づいて説明する．第１
図において，従来のクロック同期式記憶回路であるＤ型
フリツブフロツブ４は、記憶入力信号ｌ、クロック信号
２、記憶出力信号５を有し選択回路６はテスト信号３の
制御によって、記憶入力信号ｌ、記憶出力信号５のどち
らかを選択して出力７に伝える． テスト信号３に“０”を与えると．ｉｉ！択回銘６は記
憶出力信号５を選択し、クロック信号２に同期して出力
７が変化する通常使用状態となる．テスト信号３に“ｌ
”を与えると、選択回路６は記憶入力信号ｌを選択し、
出力７には記憶入力信号ｌがそのまま出力される．この
ようにクロック信号２を必要とせずに出力７を定めるこ
とができるため、試験に要するクロック数は大幅に削減
される． 以上、本発明の実施例をＤ型フリップフロップを用いて
説明してきたが、これに限ることなく、ＲＳ型フリップ
フロツプ、ＪＫ型フリップフロップにも同様に応用でき
る．

【発明の効果】

以上説明したように本発明のクロック同期式記憶回路は
、一本のテスト信号と選択回路を従来のクロック同期式
記憶回路に付加するという簡単な構成によって、クロッ
クを必要とせずにクロック同期式記憶回路の出力を定め
ることができ，試験時のクロック数を減少させ、試験時
間を短くする効果がある．

【図面の簡単な説明】

第１図は実施例を示す回路図である． 記憶入力信号 クロック信号 テスト信号 Ｄ型フリップフロップ 記憶出力信号 ６ ・選択回路 ７ ・出力 以 上

Claims (1)

【特許請求の範囲】
1. クロック信号に同期して入力信号を一時記憶する機能を
   持つクロック同期式記憶回路において、一本のモード切
   り換え信号（以下テスト信号と記す）、前記テスト信号
   に制御される選択回路、および前記選択回路につながる
   記憶入力信号と記憶出力信号から構成されたことを特徴
   とするクロック同期式記憶回路。