JP2606665Y2 - 電子回路 - Google Patents
電子回路Info
- Publication number
- JP2606665Y2 JP2606665Y2 JP1992014849U JP1484992U JP2606665Y2 JP 2606665 Y2 JP2606665 Y2 JP 2606665Y2 JP 1992014849 U JP1992014849 U JP 1992014849U JP 1484992 U JP1484992 U JP 1484992U JP 2606665 Y2 JP2606665 Y2 JP 2606665Y2
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- JP
- Japan
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- mode
- signal
- reset
- test
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- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】
【０００１】
【産業上の利用分野】本考案は、動作確認を行うための
テストモードと、通常の動作を行うための通常モードと
を備える電子回路に関する。
テストモードと、通常の動作を行うための通常モードと
を備える電子回路に関する。
【０００２】
【従来の技術】一般に、電子回路、例えばゲートアレイ
において、ゲートアレイが正常に動作するようになって
いるかの動作テストを行うテスト端子が設けられる。
において、ゲートアレイが正常に動作するようになって
いるかの動作テストを行うテスト端子が設けられる。
【０００３】このテスト端子は、ゲートアレイが正常に
動作しているかどうかの確認を行うテストモード時に使
用されるものであり、ゲートアレイの通常の動作時にも
はや使用されないものである。
動作しているかどうかの確認を行うテストモード時に使
用されるものであり、ゲートアレイの通常の動作時にも
はや使用されないものである。
【０００４】また、斯るテストモードへの切り替え時、
及びテストモードから通常の動作を行う通常モードへの
切り替え時に、ゲートアレイをリセットするためのリセ
ット信号を入力するためのリセット端子も設けられてい
る。
及びテストモードから通常の動作を行う通常モードへの
切り替え時に、ゲートアレイをリセットするためのリセ
ット信号を入力するためのリセット端子も設けられてい
る。
【０００５】
【考案が解決しようとする課題】上述のように、ゲート
アレイには、リセット端子とテスト端子とが必要である
が、必要とする端子数をできるだけ少なくするべく、で
きれば、通常の動作時には使用することのないテスト端
子を削除したいところである。
アレイには、リセット端子とテスト端子とが必要である
が、必要とする端子数をできるだけ少なくするべく、で
きれば、通常の動作時には使用することのないテスト端
子を削除したいところである。
【０００６】しかし、テスト端子をなくしてしまえば、
動作テストを行うことができなくなってしまう。
動作テストを行うことができなくなってしまう。
【０００７】そこで、本考案は、１つの入力端子への入
力信号により、テストモードと通常モードの切り替え、
及び斯る切り替え時のリセット動作を行うようにし、入
力端子の削減を図ることを目的とするものである。
力信号により、テストモードと通常モードの切り替え、
及び斯る切り替え時のリセット動作を行うようにし、入
力端子の削減を図ることを目的とするものである。
【０００８】
【課題を解決するための手段】本考案は、通常の動作を
行うための通常モードと、動作確認を行うためのテスト
モードと、上記通常モードから上記テストモードへ切り
替わるまで及び上記テストモードから上記通常モードへ
切り替わるまでのリセットモードとを備える電子回路で
あって、上記通常モードから上記テストモードへ及び上
記テストモードから上記通常モードへのモードの切り替
え信号を入力するための１つの入力端子と、上記入力端
子に入力される上記切り替え信号とクロック信号の変化
を検出し、上記回路の上記リセットモードを開始するた
めのリセット信号を生成するリセット信号生成手段とを
備え、上記リセットモードは、２周期の上記クロック信
号の印加に伴い解除されることを特徴とする。
行うための通常モードと、動作確認を行うためのテスト
モードと、上記通常モードから上記テストモードへ切り
替わるまで及び上記テストモードから上記通常モードへ
切り替わるまでのリセットモードとを備える電子回路で
あって、上記通常モードから上記テストモードへ及び上
記テストモードから上記通常モードへのモードの切り替
え信号を入力するための１つの入力端子と、上記入力端
子に入力される上記切り替え信号とクロック信号の変化
を検出し、上記回路の上記リセットモードを開始するた
めのリセット信号を生成するリセット信号生成手段とを
備え、上記リセットモードは、２周期の上記クロック信
号の印加に伴い解除されることを特徴とする。
【０００９】
【作用】本考案によれば、動作確認を行うためのテスト
モードと、通常の動作を行うための通常モードとを切り
替える切り替え信号が１つの入力端子から入力される
と、斯る切り替え信号の変化を検出し、自動的に回路を
リセットするためのリセット信号が生成される。
モードと、通常の動作を行うための通常モードとを切り
替える切り替え信号が１つの入力端子から入力される
と、斯る切り替え信号の変化を検出し、自動的に回路を
リセットするためのリセット信号が生成される。
【００１０】
【実施例】図１は本考案の一実施例の回路図を示してい
る。同回路は、例えばゲートアレイ内に設けられてい
る。１は１つの入力端子から入力されたＲＳＴ信号を反
転するすると共に、その反転信号をＴＥＳＴ信号として
出力する第１のインバータ、２、３及び４は、直列的に
接続された第１、第２及び第３のＤフリップフロップ
（以下、Ｄ−ＦＦという）である。具体的には、第１の
Ｄ−ＦＦ２のＤ端子には、第１のインバータ１の出力信
号が印加され、第１のＤ−ＦＦ２及び第２のＤ−ＦＦ３
のＱ端子の出力信号が、各々第２のＤ−ＦＦ３及び第３
のＤ−ＦＦ４のＤ端子に印加されている。また、Ｄ−Ｆ
Ｆ２、３及び４の各Ｔ端子には、ＣＬＯＣＫ信号が印加
されている。
る。同回路は、例えばゲートアレイ内に設けられてい
る。１は１つの入力端子から入力されたＲＳＴ信号を反
転するすると共に、その反転信号をＴＥＳＴ信号として
出力する第１のインバータ、２、３及び４は、直列的に
接続された第１、第２及び第３のＤフリップフロップ
（以下、Ｄ−ＦＦという）である。具体的には、第１の
Ｄ−ＦＦ２のＤ端子には、第１のインバータ１の出力信
号が印加され、第１のＤ−ＦＦ２及び第２のＤ−ＦＦ３
のＱ端子の出力信号が、各々第２のＤ−ＦＦ３及び第３
のＤ−ＦＦ４のＤ端子に印加されている。また、Ｄ−Ｆ
Ｆ２、３及び４の各Ｔ端子には、ＣＬＯＣＫ信号が印加
されている。
【００１１】更に、５は第１のＤ−ＦＦ２及び第３のＤ
−ＦＦ４の各Ｑ端子の出力信号が印加される排他的論理
和ゲート、６はこの排他的論理和ゲート５の出力を反転
し、ＲＥＳＥＴ信号として図示しないゲートアレイに出
力する第２のインバータである。
−ＦＦ４の各Ｑ端子の出力信号が印加される排他的論理
和ゲート、６はこの排他的論理和ゲート５の出力を反転
し、ＲＥＳＥＴ信号として図示しないゲートアレイに出
力する第２のインバータである。
【００１２】図２は斯る回路図の動作のタイミングチャ
ート図を示している。
ート図を示している。
【００１３】今、ＲＳＴ信号は、ＨＩＧＨ状態（以下、
Ｈ状態とする）であるとすると、第２のインバータ６の
出力、即ち、ＲＥＳＥＴ信号もＨ状態であり、従って、
ゲートアレイは通常の動作を行う通常モードとなってい
る。
Ｈ状態とする）であるとすると、第２のインバータ６の
出力、即ち、ＲＥＳＥＴ信号もＨ状態であり、従って、
ゲートアレイは通常の動作を行う通常モードとなってい
る。
【００１４】この状態から、ＲＳＴ信号がＬＯＷ状態
（以下、Ｌ状態とする）に変化すると、第１のインバー
タ１の出力はＨ状態に変化し、ＣＬＯＣＫ信号の最初の
立ち上がりに同期して、第１のＤ−ＦＦ２のＱ端子の出
力信号がＨ状態に変わる。この時、第３のフリップフロ
ップ４のＱ端子の出力信号はＬ状態のままであるので、
排他的論理和ゲート５の出力は、Ｈ状態となる。従っ
て、第２のインバータ６の出力、即ち、ＲＥＳＥＴ信号
はＬ状態に変化し、リセットモードが開始される。
（以下、Ｌ状態とする）に変化すると、第１のインバー
タ１の出力はＨ状態に変化し、ＣＬＯＣＫ信号の最初の
立ち上がりに同期して、第１のＤ−ＦＦ２のＱ端子の出
力信号がＨ状態に変わる。この時、第３のフリップフロ
ップ４のＱ端子の出力信号はＬ状態のままであるので、
排他的論理和ゲート５の出力は、Ｈ状態となる。従っ
て、第２のインバータ６の出力、即ち、ＲＥＳＥＴ信号
はＬ状態に変化し、リセットモードが開始される。
【００１５】その後、次のＣＬＯＣＫ信号の立ち上がり
に同期して第２のＤ−ＦＦ３のＱ端子の出力信号がＨ状
態となり、更に、その次のＣＬＯＣＫ信号の立ち上がり
に同期して第３のＤ−ＦＦ４のＱ端子の出力信号がＨ状
態となる。この時点で、排他的論理和ゲート５への２つ
の入力信号（即ち、第１及び第３のＤ−ＦＦ２、４のＱ
端子の出力信号）が共にＨ状態となり、従って、第２の
インバータ６の出力であるＲＥＳＥＴ信号がＨ状態に変
化し、リセットモードが解除される。
に同期して第２のＤ−ＦＦ３のＱ端子の出力信号がＨ状
態となり、更に、その次のＣＬＯＣＫ信号の立ち上がり
に同期して第３のＤ−ＦＦ４のＱ端子の出力信号がＨ状
態となる。この時点で、排他的論理和ゲート５への２つ
の入力信号（即ち、第１及び第３のＤ−ＦＦ２、４のＱ
端子の出力信号）が共にＨ状態となり、従って、第２の
インバータ６の出力であるＲＥＳＥＴ信号がＨ状態に変
化し、リセットモードが解除される。
【００１６】これにより、ゲートアレイのリセットが行
われる。
われる。
【００１７】この時、第１のインバータ１の出力信号で
あるＴＥＳＴ信号はＨ状態であり、上記リセットの後、
ゲートアレイはテストモードとなる。
あるＴＥＳＴ信号はＨ状態であり、上記リセットの後、
ゲートアレイはテストモードとなる。
【００１８】次に、斯るＴＥＳＴモードから通常モード
への変更は、ＲＳＴ信号がＬ状態からＨ状態に変化する
ことにより行われる。即ち、ＲＳＴ信号がＨ状態に変化
すると、まず、ＴＥＳＴ信号がＬ状態となる。そして、
最初のＣＬＯＣＫ信号の立ち上がりに同期して第１のＤ
−ＦＦ２のＱ端子の出力信号がＬ状態となり、排他的論
理和ゲート５の出力はＨ状態に変わる。よって、ＲＥＳ
ＥＴ信号がＬ状態となり、リセットモードが始まる。
への変更は、ＲＳＴ信号がＬ状態からＨ状態に変化する
ことにより行われる。即ち、ＲＳＴ信号がＨ状態に変化
すると、まず、ＴＥＳＴ信号がＬ状態となる。そして、
最初のＣＬＯＣＫ信号の立ち上がりに同期して第１のＤ
−ＦＦ２のＱ端子の出力信号がＬ状態となり、排他的論
理和ゲート５の出力はＨ状態に変わる。よって、ＲＥＳ
ＥＴ信号がＬ状態となり、リセットモードが始まる。
【００１９】その後、２つのＣＬＯＣＫ信号の印加に伴
い、第３のＤ−ＦＦ４のＱ端子の出力信号がＬ状態に変
化し、その結果、排他的論理和ゲート５の出力信号がＬ
状態になってＲＥＳＥＴ信号がＨ状態となり、リセット
モードが解除され、通常モードとなる。
い、第３のＤ−ＦＦ４のＱ端子の出力信号がＬ状態に変
化し、その結果、排他的論理和ゲート５の出力信号がＬ
状態になってＲＥＳＥＴ信号がＨ状態となり、リセット
モードが解除され、通常モードとなる。
【００２０】
【考案の効果】本考案によれば、通常モードからテスト
モードへ切り替わるまで及びテストモードから通常モー
ドへ切り替わるまでのリセットモードとを備える電子回
路であって、上記通常モードから上記テストモードへ及
び上記テストモードから上記通常モードへのモードの切
り替え信号を入力するための１つの入力端子と、上記入
力端子に入力される上記切り替え信号とクロック信号の
変化を検出し、上記回路の上記リセットモードを開始す
るためのリセット信号を生成するリセット信号生成手段
とを備え、上記リセットモードは、２周期の上記クロッ
ク信号の印加に伴い解除されるので、１つの入力端子に
与える信号を変化させるだけで、テストモードと通常モ
ードの切り替え、及び斯る切り替え時のリセット動作を
行うことができ、入力端子の削減を図ることができる。
モードへ切り替わるまで及びテストモードから通常モー
ドへ切り替わるまでのリセットモードとを備える電子回
路であって、上記通常モードから上記テストモードへ及
び上記テストモードから上記通常モードへのモードの切
り替え信号を入力するための１つの入力端子と、上記入
力端子に入力される上記切り替え信号とクロック信号の
変化を検出し、上記回路の上記リセットモードを開始す
るためのリセット信号を生成するリセット信号生成手段
とを備え、上記リセットモードは、２周期の上記クロッ
ク信号の印加に伴い解除されるので、１つの入力端子に
与える信号を変化させるだけで、テストモードと通常モ
ードの切り替え、及び斯る切り替え時のリセット動作を
行うことができ、入力端子の削減を図ることができる。
【図１】本考案の一実施例を示す回路図である。
【図２】本考案の回路の動作を示すタイミングチャート
図である。
図である。
１ 第１のインバータ ２ 第１のＤ−ＦＦ ３ 第２のＤ−ＦＦ ４ 第３のＤ−ＦＦ ５ 排他的論理和ゲート ６ 第２のインバータ
Claims (1)
- 【請求項１】 通常の動作を行うための通常モードと、
動作確認を行うためのテストモードと、上記通常モード
から上記テストモードへ切り替わるまで及び上記テスト
モードから上記通常モードへ切り替わるまでのリセット
モードとを備える電子回路であって、 上記通常モードから上記テストモードへ及び上記テスト
モードから上記通常モードへのモードの切り替え信号を
入力するための１つの入力端子と、上記入力端子に入力
される上記切り替え信号とクロック信号の変化を検出
し、上記回路の上記リセットモードを開始するためのリ
セット信号を生成するリセット信号生成手段とを備え、 上記リセットモードは、２周期の上記クロック信号の印
加に伴い解除されることを特徴とする電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992014849U JP2606665Y2 (ja) | 1992-03-19 | 1992-03-19 | 電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992014849U JP2606665Y2 (ja) | 1992-03-19 | 1992-03-19 | 電子回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0577788U JPH0577788U (ja) | 1993-10-22 |
| JP2606665Y2 true JP2606665Y2 (ja) | 2000-12-18 |
Family
ID=11872489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992014849U Expired - Fee Related JP2606665Y2 (ja) | 1992-03-19 | 1992-03-19 | 電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606665Y2 (ja) |
-
1992
- 1992-03-19 JP JP1992014849U patent/JP2606665Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0577788U (ja) | 1993-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |