JPH06343084A - 非同期・同期変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 論理“１”及び論理“０”の両方の状態にお
けるノイズ除去及び入力信号のレベル変動によって生ず
るノイズを抑制し得るノイズ除去回路を備える非同期・
同期変換回路を提供する 【構成】 互いのパルス発生タイミングを所定時間シフ
トしている第１及び第２基準クロック信号が夫々供給さ
れる第１及び第２同期出力回路によって、入力信号の時
間軸上における２つの瞬時値が所定時間差で検出され
る。この２つの瞬時値が同一レベルで安定していること
を第１及び第２論理レベル検出回路によって検出する。
入力信号のレベルがいずれかの論理レベルで安定する
と、ＲＳラッチ回路の出力が該入力信号の論理レベルに
対応するように設定される。 【効果】 入力信号が一方の論理レベルで一旦安定する
と、次に、入力信号が他方の論理レベルに変化して安定
するまで、回路出力の論理レベルを変化させない。この
ため、入力信号に混入したノイズの幅が上記時間差より
も短ければ、非同期・同期変換回路でこれを除くことが
可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、供給される論理レベル
の非同期信号をシステムのクロック信号に同期して装置
に取込む非同期・同期変換回路に関し、特に、非同期信
号に混入したノイズを除去するノイズ除去回路を備える
非同期・同期変換回路に関する。

【０００２】

【従来の技術】従来のノイズ除去回路を備える非同期・
同期変換回路の構成例について、図４を参照して説明す
る。同図において、図示しない外部回路から供給され
る、論理レベルの入力信号は、第１及び第２の同期出力
回路であるＤフリップフロップ１１及び１２のＤ入力端
子に夫々供給される。図示しないデジタル信号処理装置
から、各部回路の同期をとるシステムクロック信号であ
る同期化信号がＤフリップフロップ１１のクロック入力
信号端子に供給される。また、同期化信号がインバータ
１３を介してＤフリップフロップ１２のクロック入力信
号端子に供給される。Ｄフリップフロップ１１及び１２
各々のＱ出力はオアゲート１４に供給され、オアゲート
１４の出力端子に同期化された出力信号が得られる。こ
の出力信号は、上述したデジタル信号処理装置に供給さ
れる。

【０００３】かかる回路の動作について、図６を参照し
て説明する。同図において、入力信号は、論理“１”レ
ベルのときに発生するノイズ成分を持っているとする。
ここでノイズは、「信号レベルが、信号の基準論理レベ
ルに対して、ある時間幅で不安定になる状態」をいい、
「その時間幅」をノイズの幅と呼ぶことにする。入力信
号のノイズの幅が同期化信号の周期の１／２サイクルよ
りも小さいものであれば、１／２サイクルずれて入力信
号をラッチするＤフリップフロップ１１及び１２のＱ出
力の論理和をオアゲート１４によって得ることにより、
論理“１”レベルから論理“０”レベルのノイズが除去
された出力信号が得られる。

【０００４】図５は、従来の非同期・同期変換回路の他
の構成例を示している。同図において、図４と対応する
部分には同一符号を付し、かかる部分の説明は省略す
る。この例では、Ｄフリップフロップ１１及び１２各々
のＱ出力はアンドゲート１５に供給され、アンドゲート
１５の出力端子に同期化された出力信号が得られる。こ
の構成では、図７に示すように、入力信号が、論理
“０”レベルのときに発生するノイズ成分を持っている
ときに、このノイズの幅が同期化信号の周期の１／２サ
イクルよりも小さいものであれば、１／２サイクルずれ
て入力信号をラッチするＤフリップフロップ１１及び１
２のＱ出力の論理積をアンドゲート１５によって得るこ
とにより、論理“０”レベルから論理“１”レベルのノ
イズが除去された出力信号が得られる。

【０００５】

【発明が解決しようとする課題】かかる回路構成によっ
て、論理レベルのノイズを除去することが可能である
が、従来構成では、いずれか一方の論理レベルを検出す
る場合に、この一方の論理レベルで混入したノイズを除
去できない。また、レベルの変動する入力信号が図４及
び図５に示す回路に与えられると、夫々図８及び図９に
示すように、フリップフロップの動作不安定により、出
力信号が振動的になる状態が生ずる。よって、本発明
は、論理“１”及び論理“０”の両方の状態におけるノ
イズ除去及び入力信号のレベル変動によって生ずる振動
的なノイズを抑制し得るノイズ除去回路を備える非同期
・同期変換回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の非同期・同期変換回路は、供給される論理
レベルで変化する入力信号を第１基準クロック信号に同
期して取込み、該入力信号の瞬時値に対応する論理レベ
ルを出力する第１同期出力回路と、上記入力信号を上記
第１基準クロック信号と所定時間差を有する第２基準ク
ロック信号に同期して取込み、上記入力信号の瞬時値に
対応する論理レベルを出力する第２同期出力回路と、上
記第１及び第２同期出力回路の各出力信号が共に第１論
理レベルであることを検出する第１論理レベル検出回路
と、上記第１及び第２同期出力回路の各出力信号が共に
第２論理レベルであることを検出する第２論理レベル検
出回路と、レベル保持した出力信号を、上記第１論理レ
ベル検出回路の出力信号によって一方の論理レベルに設
定し、上記第２論理レベル回路の出力信号によって他方
の論理レベルに設定するＲＳラッチ回路と、を備える。

【０００７】

【作用】上記構成により、互いのパルス発生タイミング
を所定時間シフトしている第１及び第２基準クロック信
号が夫々供給される第１及び第２同期出力回路によっ
て、入力信号の時間軸上において所定時間差となる２つ
の瞬時値が検出される。この２つの瞬時値が同一レベル
で安定していることを第１及び第２論理レベル検出回路
によって検出する。入力信号のレベルがいずれかの論理
レベルで安定すると、ＲＳラッチ回路の出力が該入力信
号の論理レベルに対応するように設定される。

【０００８】この結果、非同期・同期変換回路は、入力
信号が一方の論理レベルで一旦安定すると、次に、入力
信号が他方の論理レベルに変化して安定したことを検出
するまで、出力の論理レベルを変化しない。このため、
入力信号に混入したノイズの幅が上記時間差よりも短け
れば、非同期・同期変換回路でこれを除くことが可能と
なる。また、入力信号のレベル変動によって同期出力回
路の出力が振動的になっても、この振動が上記時間差以
内に収束すれば、これが非同期・同期変換回路の出力に
影響しない。

【０００９】

【実施例】以下、本発明の実施例について図１を参照し
て説明する。同図において、論理“０”及び“１”のレ
ベル間で変化する入力信号は、同期出力回路１及び２に
供給される。同期出力回路１には同期化信号１が供給さ
れ、同期出力回路２には同期化信号２が供給される。同
期化信号１及び２は共にシステムクロック信号であり、
非同期・同期変換回路の後段に接続される図示しないデ
ジタル信号処理回路から供給される。同期化信号１及び
２は、互いに同じ周波数であり、一定の時間差（位相
差）を持つように設定されている。同期出力回路１は、
同期化信号１に同期して入力信号の瞬時値を取込み、瞬
時値に対応する論理レベルを出力する。同様に、同期出
力回路２は、同期化信号２に同期して入力信号の瞬時値
を取込み、瞬時値に対応する論理レベルを出力する。従
って、同期出力回路１及び同期出力回路２の各出力は、
入力信号の時間軸上において、一定の時間差となる２点
の瞬時値をサンプリングしたものとなる。

【００１０】同期出力回路１及び２の各出力は、夫々論
理“１”レベルを検出する論理“１”検出回路３及び論
理“０”レベルを検出する論理“０”検出回路４に供給
される。論理“１”検出回路３は、同期出力回路１及び
同期出力回路２の両出力が共に論理“１”レベルである
ことを検出すると、論理“１”レベルを出力する。論理
“０”検出回路４は、同期出力回路１及び同期出力回路
２の両出力が共に論理“０”レベルであることを検出す
ると、論理“０”レベルを出力する。論理“１”検出回
路３の“１”レベル検出出力及び論理“０”検出回路４
の“０”レベル検出出力は、夫々ＲＳラッチ回路５のセ
ット入力端子及びリセット入力端子に供給される。ＲＳ
ラッチ回路５は、セット入力が供給されると出力レベル
を論理“１”に設定し、これを、次に、リセット入力が
供給されるまで維持する。また、リセット入力が供給さ
れると出力レベルを論理“０”に設定し、次に、セット
入力が供給されるまで出力を維持する。ＲＳラッチ回路
５の保持出力は、次段のデジタル信号処理回路に供給さ
れる。

【００１１】図２は、図１に示される非同期・同期変換
回路のより具体的な回路構成を示している。同図におい
て、上述した同期出力回路１及び２は、夫々Ｄフリップ
フロップ１１及び１２によって構成される。同期化信号
はインバータ１３を介することによって、位相が１／２
サイクル遅れた同期化信号に変換される。変換前の同期
化信号は同期化信号１としてＤフリップフロップ１１の
クロック入力信号端子に供給され、変換後の同期化信号
は後者は同期化信号２としてＤフリップフロップ１２の
クロック入力信号端子に供給される。論理“１”検出回
路３は、アンドゲート３１によって構成され、Ｄフリッ
プフロップ１１及び１２のＱ出力が共に高レベル（論理
“１”レベル）のとき、高レベルのセット出力を発生す
る。論理“０”検出回路４は、ナンドゲート４１によっ
て構成され、Ｄフリップフロップ１１及び１２のＱ出力
が共に低レベル（論理“０”レベル）のとき、高レベル
のリセット出力を発生する。ＲＳラッチ回路５は、ＲＳ
フリップフロップ５１によって構成される。アンドゲー
ト３１及びナンドゲート４１の出力は、夫々ＲＳフリッ
プフロップ５１のセット入力端及びリセット入力端に供
給される。ＲＳフリップフロップ５１のＱ出力に、同期
変換された入力信号が得られる。

【００１２】次に、実施例回路の動作について図３を参
照して説明する。まず、入力信号が低レベルの論理
“０”レベルで安定していると、同期出力回路であるＤ
フリップフロップ１１及び１２は共に低レベルの論理
“０”を出力する。論理“０”検出回路であるナンドゲ
ート４１は、ＲＳフリップフロップ５１をリセットし、
ＲＳフリップフロップ５１のＱ出力である出力信号を低
レベルの論理“０”レベルに設定する。入力信号にフリ
ップフロップのセットアップホールドを満たす論理
“１”レベルのノイズｎ1 が混入すると、これが、例え
ば、同期化信号の立下りで検知され、Ｄフリップフロッ
プ１２は論理“１”レベルを出力する。しかし、ノイズ
ｎ1 の幅が所定時間（この例では、１／２サイクルであ
る）を越えない限り、Ｄフリップフロップ１１及び１２
が共に高レベルにならないので、論理“１”検出回路で
あるアンドゲート３１の出力は低レベルのままであり、
ＲＳフリップフロップ５１の出力信号のレベルは変化し
ない。

【００１３】入力信号にＤフリップフロップのセットア
ップホールドを満たさないノイズｎ2 が混入した場合、
例えばＤフリップフロップ１１の出力が一時不安定にな
る。この出力が、次にＤフリップフロップ１２が入力信
号をサンプリングするときまでに安定になれば、ナンド
ゲート４１によってＲＳフリップフロップ５１のリセッ
ト入力が発生しても、Ｄフリップフロップ１２が保持す
る低レベル出力によってアンドゲート３１の動作、すな
わち、セット入力の発生が阻止され、ＲＳフリップフロ
ップ５１は低レベル出力の論理“０”を維持する。

【００１４】入力信号が高レベルの論理“１”レベルで
安定していると、同期出力回路であるＤフリップフロッ
プ１１及び１２は共に低レベルの論理“１”を出力す
る。論理“１”検出回路であるアンドゲート３１は、Ｒ
Ｓフリップフロップ５１をセットし、ＲＳフリップフロ
ップ５１のＱ出力である出力信号を高レベルの論理
“１”レベルに設定する。入力信号にフリップフロップ
のセットアップホールドを満たす論理“０”レベルのノ
イズｎ3 が混入すると、これが、例えば、同期化信号の
立上りで検知され、Ｄフリップフロップ１２は論理
“１”レベルを出力する。しかし、ノイズｎ1 の幅が所
定時間（この例では、１／２サイクルである）を越えな
い限り、Ｄフリップフロップ１１及び１２が共に高レベ
ルにならないので、論理“１”検出回路であるアンドゲ
ート３１の出力は低レベルのままであり、ＲＳフリップ
フロップ５１の出力信号のレベルは変化しない。

【００１５】入力信号にＤフリップフロップのセットア
ップホールドを満たさないノイズが混入した場合、例え
ばＤフリップフロップ１１の出力が一時不安定になる。
この出力が、次にＤフリップフロップ１２が入力信号を
サンプリングするときまでに安定になれば、ナンドゲー
ト４１によってＲＳフリップフロップ５１のリセット入
力が発生しても、Ｄフリップフロップ１２が保持する低
レベル出力によってアンドゲート３１の動作、すなわ
ち、セット入力の発生が阻止され、ＲＳフリップフロッ
プ５１は低レベル出力の論理“０”を維持する。

【００１６】また、入力信号が高いレベルの論理“１”
レベルで安定していると、同期出力回路であるＤフリッ
プフロップ１１及び１２は共に高レベルの論理“１”を
出力する。論理“１”検出回路であるアンドゲート３１
は、ＲＳフリップフロップ５１をセットし、ＲＳフリッ
プフロップ５１のＱ出力である出力信号を高レベルの論
理“１”レベルに設定する。入力信号にフリップフロッ
プのセットアップホールドを満たす論理“０”レベルの
ノイズｎ3 が混入すると、これが、例えば、同期化信号
の立上りで検知され、Ｄフリップフロップ１１は論理
“０”レベルを出力する。しかし、ノイズｎ3 の幅が所
定時間（この例では、１／２サイクルである）を越えな
い限り、Ｄフリップフロップ１１及び１２が共に低レベ
ルにならないので、論理“０”検出回路であるナンドゲ
ート４１の出力は低レベルのままであり、ＲＳフリップ
フロップ５１の出力信号のレベルは変化しない。

【００１７】入力信号にＤフリップフロップのセットア
ップホールドを満たさないノイズｎ4 が混入した場合、
例えばＤフリップフロップ１２の出力が一時不安定にな
る。この出力が、次にＤフリップフロップ１１が入力信
号をサンプリングするときまでに安定になれば、アンド
ゲート３１によってＲＳフリップフロップ５１のセット
入力が発生しても、Ｄフリップフロップ１１が保持する
高レベル出力によってナンドゲート４１の動作、すなわ
ち、リセット入力の発生が阻止され、ＲＳフリップフロ
ップ５１は高レベル出力の論理“１”を維持する。

【００１８】こうして、入力信号のサンプル間隔よりも
入力信号に混入するノイズの幅が短いと、ノイズが除去
されかつシステムのクロック信号に同期化した入力信号
を得ることが可能となる。

【００１９】

【発明の効果】以上説明したように本発明の非同期・同
期変換回路によれば、入力信号の論理“１”及び論理
“０”の両方の状態におけるノイズ除去及び入力信号の
レベル変動によってフリップフロップの出力に生ずる振
動的なノイズを抑制し得るノイズ除去回路を備える非同
期・同期変換回路を得ることが可能となる。

【図面の簡単な説明】

【図１】本発明の構成例を示すブロック図である。

【図２】図１に示されるブロック図の具体的な構成例を
示す回路図である。

【図３】図２に示す回路の動作を説明するタイミングチ
ャートである。

【図４】従来例の回路構成を示す回路図である。

【図５】従来例の他の回路構成を示す回路図である。

【図６】図４に示す従来回路の動作を説明するタイミン
グチャートである。

【図７】図５に示す従来回路の動作を説明するタイミン
グチャートである。

【図８】図４に示す従来回路の不具合を説明するタイミ
ングチャートである。

【図９】図５に示す従来回路の不具合を説明するタイミ
ングチャートである。

【符号の説明】

１，２ 同期出力回路 ３ 論理“１”レベル検出回路 ４ 論理“０”レベル検出回路 ５ ＲＳラッチ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】供給される論理レベルで変化する入力信号
   を第１基準クロック信号に同期して取込み、該入力信号
   の瞬時値に対応する論理レベルを出力する第１同期出力
   回路と、 前記入力信号を前記第１基準クロック信号と所定時間差
   を有する第２基準クロック信号に同期して取込み、前記
   入力信号の瞬時値に対応する論理レベルを出力する第２
   同期出力回路と、 前記第１及び第２同期出力回路の各出力信号が共に第１
   論理レベルであることを検出する第１論理レベル検出回
   路と、 前記第１及び第２同期出力回路の各出力信号が共に第２
   論理レベルであることを検出する第２論理レベル検出回
   路と、 レベル保持した出力信号を、前記第１論理レベル検出回
   路の出力信号によって一方の論理レベルに設定し、前記
   第２論理レベル回路の出力信号によって他方の論理レベ
   ルに設定するＲＳラッチ回路と、を備える非同期・同期
   変換回路。