JP4754578B2 - 位相比較器及び位相調整回路 - Google Patents

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Description

本発明は、データ通信において、受信したデータをクロック信号に同期する位相調整技術に関する。
機器間においてデータ通信を行う際には、受信側の機器のクロックと送信側の機器のクロックとが同期していない上、電源ノイズや温度などの動作環境の相違によってクロック周波数も同一でないため、受信側の機器では、受信したデータを基にクロックを再生する必要がある。この処理は、一般にタイミングリカバリや、データクロックリカバリなどと呼ばれている。
一般的なタイミングリカバリ技術では、受信側でクロックを発生し、そのクロックと受信データとの位相差を検出し、この検出した位相差に応じて、クロックの周波数又は位相を調整することを繰り返して行っている。
一般的な位相差検出回路を図２３に示す。同図において、１６１はデータ検出回路、１６２はクロック検出回路、１６３は判定回路を示す。データ検出回路１６１及びクロック検出回路１６２はフリップフロップ回路であって、データピンがＨレベルに固定され、クロックピンには各々受信データ、クロックが入力され、また、リセットピンには判定回路１６３が出力するリセット信号が入力されている。受信データがＨになると、データ検出回路１６１の出力はＨとなり、ＵＰ信号として出力される。同様に、クロック信号がＨになると、クロック検出回路１６２の出力はＨとなり、ＤＯＷＮ信号として出力される。判定回路１６３は、データ検出回路１６１の出力とクロック検出回路１６２の出力とを監視しており、その両方がＨになったときにリセット信号を出力する。すなわち、データ検出回路１６１とクロック検出回路１６２との両出力がＨになった時点でリセットされ、Ｌに戻る。このため、クロック信号に対してデータが早く来た場合はＵＰ信号が、その逆の場合はＤＯＷＮ信号が、位相差と同じ期間だけ出力されることになる。これによって、クロック信号の位相がデータに対してどれだけ進んでいるか又は遅れているかが検出される。
このような方法による位相差検出は、簡易な回路で実現可能であるが、フリップフロップ回路の出力遅延などが問題となり、高速なデータ通信に対応することが難しい。このような課題を解決するため、高速なデータ通信では、位相差検出処理を並列化する方法が特許文献１に開示されている。
特許文献１では、受信側の機器のクロックの周波数をデータレートｆ（ｆ＝１／Ｔ）の１／（２Ｎ＋１）（ここでＮは１以上の整数）とし、位相差がＴとなる第０位相〜第２Ｎ位相までの２Ｎ＋１相のクロック信号を備え、各々のクロック信号とデータとの位相差を検出するために、２Ｎ＋１個の位相差検出回路を用いた並列処理を行う位相比較器を開示している。
以下の説明では、第Ｋ−１位相のクロック信号と記述した場合の位相番号を示すＫ−１は（Ｋは０以上で且つ２Ｎ以下の整数）、０以上の場合は２Ｎ＋１で除算した剰余であり、負の場合はＫ＋２Ｎで求められるとする。
特許文献１で開示されている位相比較器を図２４に示す。同図において、１４０は位相差検出回路、１４１は比較期間検出回路、１４２はウィンドウ設定回路、１４３は遷移点検出回路、１４４は基準点検出回路、１４５は判定回路、１４６は遅延回路であり、このうち、位相差検出回路１４０、比較期間検出回路１４１及びウィンドウ設定回路１４２は、位相比較器に２Ｎ＋１個ずつ備えられている。
２Ｎ＋１個のうちＫ番目（Ｋは０〜２Ｎの整数）である第Ｋ比較期間検出回路１４１は、第Ｋ位相のクロック信号と第（Ｋ−１）位相のクロック信号とを調べ、第Ｋ位相のクロック信号がＬで且つ第（Ｋ−１）位相のクロック信号がＨの場合に、第Ｋ位相のクロック信号とデータとの位相比較を行う期間であることを示す信号を出力する。第Ｋウィンドウ設定回路１４２は、データの立上りエッジで第Ｋ比較期間検出回路１４１の出力信号を取り込み、第（Ｋ＋１）位相のクロック信号がＨになるまで保持し、第Ｋ比較イネーブル信号として出力する。
位相差検出回路１４０では、遷移点検出回路１４３がデータの立上りエッジに同期してＵＰ信号を出力し、基準点検出回路１４４がクロック信号の立上りエッジに同期してＤＯＷＮ信号を出力する。一方、判定回路１４５は、ＵＰ信号とＤＯＷＮ信号との両方がＨの場合か、比較イネーブル信号がＬの場合に、遷移点検出回路１４３と基準点検出回路１４４との両出力をリセットするクリア信号を出力する。この結果、位相差検出回路１４０は、比較イネーブル信号がＬの期間は何も出力せず、比較イネーブル信号がＨになると、図２３を用いて説明した位相差検出回路と同様の動作をする。
第Ｋ位相差検出回路１４０は、第Ｋ比較イネーブル信号が入力され、データとして遅延回路１４６で０．５Ｔだけ遅延されたデータ、クロック信号として第Ｋ位相のクロック信号が入力されているので、第Ｋイネーブル信号がＨの間だけ、０．５Ｔ遅延したデータと第Ｋ位相のクロック信号との位相差を検出し、その結果に応じたＵＰ信号及びＤＯＷＮ信号を出力する。
図２５は、特許文献１の位相比較器のタイミングチャートを示す。ここでは、説明の簡単化のために、クロックの周期をデータレートの１／５として、その場合の第１位相差検出回路の動作についてのみ説明する。
図中、１５０１〜１５０５が各々第０位相〜第４位相のクロック信号、１５０６が第１比較期間検出回路１４１の出力信号、１５０７が第１比較イネーブル信号、１５０８がデータ、１５０９が０．５Ｔ遅延されたデータ、１５１０、１５１１が各々ＵＰ信号、ＤＯＷＮ信号、１５１２がクリア信号を示す。
第１比較期間検出回路１４０は、第０位相のクロック信号１５０１と第１位相のクロック信号１５０２との立上りエッジ間の期間だけＬとなる信号１５０６を出力する。第１ウィンドウ設定回路の出力である第１比較イネーブル信号１５０７は、データ１５０８の立上りエッジに同期して信号１５０６をラッチし、その反転信号を出力し、第２位相のクロック信号１５０３がＨになると、リセットされる。よって、第１比較イネーブル信号は、第０位相のクロック信号１５０１がＨで且つ第１位相のクロック信号１５０２がＬである期間に、データの立上りエッジがある場合には、Ｈとなり、それ以外ではＬを維持する。
第１比較イネーブル信号１５０７がＬの期間は、第１位相差検出回路１４０のクリア信号１５１２はＬとなっており、遷移点検出回路１４３と基準点検出回路１４４とはリセットされている。一方、第１比較イネーブル信号１５０７がＨになると、クリア信号１５１２もＨとなり、位相比較動作が開始される。基準点検出回路１４４は、第１位相のクロック信号１５０２の立上りエッジに同期してＤＯＷＮ信号１５１１を出力し、遷移点検出回路１４３が、０．５Ｔ遅延されたデータ１５０９の立上りエッジに同期してＵＰ信号１５１０を出力する。同図では、第１位相のクロック信号１５０２よりも０．５Ｔ遅延されたデータ１５０９の方が遅れた場合を示しているので、ＵＰ信号１５１０が出力されたタイミングで、判定回路１４５から出力されるクリア信号１５１２がＬとなり、ＵＰ信号１５１０とＤＯＷＮ信号１５１１とがＬにリセットされる。次いで、ＵＰ信号１５１０とＤＯＷＮ信号１５１１とがＬになったことにより、クリア信号１５１２はＨに戻る。
このようにして、第０位相のクロック信号１５０１と第1位相のクロック信号１５０２との立上りエッジ間の期間でのデータ遷移については、このように第１位相差検出回路１４０で処理される。同様に、そのほかの期間で発生したデータ遷移についても、各々、対応する位相差検出回路で処理され、位相比較処理が並列処理で行われる。
特開２００４−１５６８９号公報
しかしながら、前記のような構成の位相比較器では、データを０．５Ｔ遅延させる遅延回路の精度が、動作に与える影響が大きいという課題がある。遅延回路１４６の遅延値が正確に０．５Ｔである場合は、遅延していないデータの中心にクロックエッジが位置するようになるので、データをクロック信号でラッチする上で理想的な関係になる。しかし、遅延回路１４６の遅延値が０．５Ｔに対して誤差を含んでいる場合には、クロック信号の位相は、遅延していないデータの中心から誤差分だけずれた形で収束することになる。このような状態では、クロック信号がデータの中心ではなく、前後の遷移点に寄った部分、すなわち、データアイが十分開いていない部分でラッチすることになるため、クロック周波数が一層に高くなった場合などでは、データを正確にラッチできない可能性がある。一般的に、信号の遅延回路の実現には、インバータなどのゲート遅延の利用や、アナログ的に信号の駆動能力を可変させる方法が用いられるが、これらの方法は、電源電圧や温度等の変動に影響を受け易く、精度の高い遅延を実現することは困難である。
更に、別の課題として、不感帯の問題がある。位相差検出回路１４０は、比較イネーブル信号がＨになると、動作を開始するが、実際には、判定回路１４５がクリア信号をＬからＨに遷移させ、遷移点検出回路１４３と基準点検出回路１４４とのリセットが解除されるまでの間は、不感帯となる。遷移点検出回路１４３については、入力されるデータは比較イネーブル信号の立上りに対して十分（約０．５Ｔ）遅延しているために、不感帯の影響を受けないが、基準点検出回路１４４は、タイミングによっては不感帯の影響を受ける。不感帯の影響としては、クリア信号の解除が基準点検出回路１４４のクロック入力に間に合わない場合が考えられるが、この場合、本来、位相差分だけＤＯＷＮ信号が出るはずが、逆にＵＰ信号が出てしまうという結果となり、位相比較結果自体が誤りとなる。
本発明の目的は、位相比較器において、精度の高い遅延手段を必要とせず、電源電圧や温度などのばらつきに対して安定した位相比較処理を行うことにある。
前記の目的を達成するため、本発明では、位相比較と、データエッジがウィンドウ内にあるかの判断とを並列に行い、データエッジがウィンドウ内にあった場合にのみ位相比較結果を出力する構成を採用する。
即ち、請求項１記載の発明の位相比較器は、データレートが１／Ｔｂｐｓであるデータ通信において、周期が（２Ｎ＋１）Ｔ（Ｎは１以上の整数）であり且つ位相差が１Ｔである２Ｎ＋１相のクロック信号によって位相調整及びデータ受信を行うクロックデータリカバリ手段に用いられ、前記２Ｎ＋１相のクロック信号のうち第（ｍ−１）位相（ｍ−１は、０以上の場合は２Ｎ＋１で除算した剰余、負の場合はｍ＋２Ｎ）のクロック信号を第１のクロック信号とし、第ｍ位相（ｍは０以上２Ｎ以下の整数）のクロック信号を第２のクロック信号として、前記第１のクロック信号の立上りエッジから前記第２のクロック信号の立上りエッジまでの間の期間として規定される第ｍ比較期間であるかを判定し、第ｍ比較イネーブル信号として出力する２Ｎ＋１個の比較期間検出手段と、第（Ｎ＋ｍ）位相（Ｎ＋ｍは２Ｎ＋１で除算した剰余）のクロック信号を基準クロックとし、前記第ｍ比較イネーブル信号、前記データ及び前記基準クロックを入力とし、前記第ｍ比較イネーブル信号が活性のときに前記基準クロックと前記データの位相差情報を出力する２Ｎ＋１個の位相差検出手段とを備えたことを特徴とする。
請求項２記載の発明の位相比較器は、データレートが１／Ｔｂｐｓであるデータ通信において、周期がＮＴ（Ｎは１以上の整数）であり且つ位相差が０．５Ｔである２Ｎ相のクロック信号によって位相調整及びデータ受信を行うクロックデータリカバリ手段に用いられ、前記２Ｎ相のクロック信号のうち第（２ｍ−２）位相（２ｍ−２は、０以上の場合は２Ｎで除算した剰余、負の場合は２ｍ＋２Ｎ−２）のクロック信号を第１のクロック信号とし、第２ｍ位相（ｍは０以上Ｎ−１以下の整数）のクロック信号を第２のクロック信号として、前記第１のクロック信号の立上りエッジから前記第２のクロック信号の立上りエッジまでの間の期間として規定される第ｍ比較期間であるかを判定し、第ｍ比較イネーブル信号として出力するＮ個の比較期間検出手段と、第（２ｍ−１）位相（２ｍ−１は０以上の場合は２Ｎで除算した剰余、負の場合は２ｍ＋２Ｎ−１）のクロック信号を基準クロックとして、前記第ｍ比較イネーブル信号、前記データ及び前記基準クロックを入力とし、前記第ｍ比較イネーブル信号が活性のときに前記基準クロックと前記データとの位相差情報を出力するＮ個の位相差検出手段とを備えたことを特徴とする。
請求項３記載の発明は、前記請求項１又は２記載の位相比較器において、前記比較期間検出手段は、データ信号の遷移点が前記比較期間に発生したかを判定して比較イネーブル信号を出力し、前記位相差検出手段は、前記基準クロックのエッジを検出し、ＤＯＷＮ信号として出力する基準点検出手段と、前記データ信号の遷移点を検出し、ＵＰ信号として出力する遷移点検出手段と、前記ＵＰ信号を入力とし、前記比較期間内にデータの遷移点の有無を判定する判定手段と、前記ＵＰ信号と前記ＤＯＷＮ信号とを各々遅延させる遅延手段と、前記判定手段の出力に応じて、データの遷移があった場合は前記遅延手段の出力を通過させる一方、データの遷移が無かった場合は前記遅延手段の出力をマスクするマスク手段とを備えたことを特徴とする。
請求項４記載の発明は、前記請求項３記載の位相比較器において、前記比較期間検出手段は、前記第１のクロック信号がＨで且つ前記第２のクロック信号がＬの間に、前記比較イネーブル信号を活性し、前記遷移点検出手段は、前記比較期間内に前記データ信号の遷移点を検出した場合には、前記ＵＰ信号として保持すると共に出力し、前記判定手段が出力するクリア信号を受信した場合には、保持している内容をリセットし、前記基準点検出手段は、前記比較期間に存在するクロックエッジを検出して、前記ＤＯＷＮ信号として保持すると共に出力し、前記判定手段が出力するクリア信号を受信した場合には、保持している内容をリセットし、前記判定手段は、前記ＵＰ信号と前記ＤＯＷＮ信号との両方が出力された場合には、比較完了信号を出力し、更に、前記第ｍ位相のクロック信号の立上りエッジから前記遅延手段で規定される遅延値が経過した時点から前記第１のクロック信号の次の立上りエッジまでの間の任意のタイミングで与えられるリセット信号と前記比較完了信号との何れかが出力された場合には、前記クリア信号を出力し、前記マスク手段は、前記比較完了信号が出力されたときに、前記遅延手段の出力のマスク処理を停止し、前記リセット信号が出力された場合にマスク処理を開始することを特徴とする。
請求項５記載の発明は、前記請求項３記載の位相比較器において、前記比較期間検出手段は、前記第１のクロック信号がＨで且つ前記第２のクロック信号がＬの間に、前記比較イネーブル信号を活性し、前記遷移点検出手段は、前記比較期間内に前記データ信号の遷移点を検出した場合には、前記ＵＰ信号として保持すると共に出力し、前記第２のクロック信号の立上りエッジから前記遅延手段で規定される遅延値が経過した時点から前記第１のクロック信号の次の立上りエッジまでの間の任意のタイミングで与えられるリセット信号を受信した場合には、保持している内容をリセットし、前記基準点検出手段は、前記比較期間に存在する前記基準クロックのクロックエッジを検出して、前記ＤＯＷＮ信号として保持すると共に出力し、前記リセット信号を受信した場合には、保持している内容をリセットし、前記判定手段は、前記ＵＰ信号と前記ＤＯＷＮ信号との何れか一方が出力されている場合には、出力されている信号をそのまま出力し、それ以外の場合には出力を停止し、前記マスク手段は、前記遷移点検出手段が前記ＵＰ信号を出力していない場合には、前記遅延手段の出力をマスクすることを特徴とする。
請求項６記載の発明は、前記請求項３記載の位相比較器において、前記比較期間検出手段は、前記第１のクロック信号及び前記第２のクロック信号を前記データ信号の遷移点で保持し、前記第２のクロック信号の立上りエッジから前記判定手段の出力が確定するのに必要な期間経過した時点から前記第１のクロック信号の次の立上りエッジまでの間の任意のタイミングでリセットされ、前記第１のクロック信号の保持結果がＨであり且つ前記第２のクロック信号の保持結果がＬである場合には、比較イネーブル信号を出力し、前記遷移点検出手段は、前記データ信号の遷移点を検出した場合には、前記ＵＰ信号として保持すると共に出力し、前記判定手段が出力するクリア信号を受信した場合には保持している内容をリセットし、前記基準点検出手段は、前記基準クロックのクロックエッジを検出した場合には、前記ＤＯＷＮ信号として保持すると共に出力し、前記判定手段が出力するクリア信号を受信した場合には、保持している内容をリセットし、前記判定手段は、前記ＵＰ信号、前記ＤＯＷＮ信号及び前記比較イネーブル信号の全てが出力された場合には、比較完了信号を出力し、更に前記第２のクロック信号の立上りエッジから前記遅延手段で規定される遅延値が経過した時点以降の任意のタイミングで出力され且つ前記第１のクロック信号の次の立上りエッジ直前の長さＴの期間内の任意のタイミングで停止されるリセット信号を受信した場合、前記比較完了信号を出力する場合、及び前記マスク手段がマスク停止信号を停止している場合の何れかの場合には、前記クリア信号を出力し、前記マスク手段は、前記比較完了信号が出力されたときに前記マスク停止信号を出力して前記遅延手段の出力のマスク処理を停止し、前記リセット信号が出力された場合には、前記マスク停止信号を停止してマスク処理を開始することを特徴とする。
請求項７記載の発明は、前記請求項６記載の位相比較器において、前記マスク手段は、前記比較完了信号が出力されたときに前記マスク停止信号を出力し、前記リセット信号が出力された場合に前記マスク停止信号を停止し、前記比較イネーブル信号が出力されている期間はマスク処理を停止し、それ以外の期間はマスク処理を行うことを特徴とする。
請求項８記載の発明は、前記請求項３記載の位相比較器において、前記比較期間検出手段は、前記第１のクロック信号及び前記第２のクロック信号を前記データ信号の遷移点で保持し、前記第２のクロック信号の立上りエッジから前記遅延手段で規定される遅延値が経過した時点以降の任意のタイミングで出力され且つ前記第１のクロック信号の次の立上りエッジ直前の長さＴの期間内の任意のタイミングで停止されるリセット信号を受信した場合には、保持している内容をリセットし、前記第１のクロック信号の保持結果がＨであり且つ前記第２のクロック信号の保持結果がＬである場合には、比較イネーブル信号を出力し、前記遷移点検出手段は、前記データ信号の遷移点を検出した場合には前記ＵＰ信号として保持すると共に出力し、前記リセット信号を受信した場合には保持している内容をリセットし、前記基準点検出手段は、前記比較期間に存在するクロックエッジを検出し、前記ＤＯＷＮ信号として保持すると共に出力し、前記リセット信号を受信した場合には保持している内容をリセットし、前記判定手段は、前記ＵＰ信号と前記ＤＯＷＮ信号との何れか一方が出力されている場合には、出力されている信号をそのまま出力し、それ以外の場合には出力を停止し、前記マスク手段は、前記遷移点検出手段が前記ＵＰ信号を出力し且つ前記比較イネーブル信号が出力されている場合には、前記遅延手段の出力を通過し、それ以外の場合はマスクすることを特徴とする。
請求項９記載の発明は、前記請求項１又は２記載の位相比較器において、前記比較期間検出手段は、データ信号の遷移点における前記第１のクロック信号及び前記第２のクロック信号の状態に応じて、前記比較イネーブル信号を活性し、前記位相差検出手段は、前記基準クロックのエッジを検出し、ＤＯＷＮ信号として出力する基準点検出手段と、前記比較イネーブル信号を入力とし、前記比較期間内のデータの遷移点の有無を判定する判定手段と、前記比較イネーブル信号及び前記ＤＯＷＮ信号を各々遅延させる遅延手段と、前記判定手段の出力に応じて、データの遷移があった場合には、前記遅延手段の出力を通過させ、データの遷移がなかった場合には、前記遅延手段の出力をマスクするマスク手段とを備えたことを特徴とする。
請求項１０記載の発明は、前記請求項９記載の位相比較器において、前記比較期間検出手段は、前記第１のクロック信号及び前記第２のクロック信号を前記データ信号の遷移点で保持し、前記判定手段が出力するクリア信号を受信した場合にはリセットされ、前記第１のクロック信号の保持結果がＨであり且つ前記第２のクロック信号の保持結果がＬである場合には、比較イネーブル信号を出力し、前記基準点検出手段は、前記基準クロックのクロックエッジを検出した場合には、前記ＤＯＷＮ信号として保持すると共に出力し、前記クリア信号を受信した場合には、保持している内容をリセットし、前記判定手段は、前記比較イネーブル信号と前記ＤＯＷＮ信号とが共に出力された場合には、比較完了信号を出力し、更に前記第２のクロック信号の立上りエッジから前記遅延手段で規定される遅延値が経過した時点から前記第１のクロック信号の次の立上りエッジまでの間の任意のタイミングで与えられるリセット信号を受信した場合、前記比較完了信号を出力する場合、及び前記マスク手段がマスク停止信号を停止している場合の何れかの場合には、前記クリア信号を出力し、前記マスク手段は、前記比較完了信号が出力されたときに前記マスク停止信号を出力して前記遅延手段の出力のマスク処理を停止し、前記リセット信号が出力された場合には、前記マスク停止信号を停止してマスク処理を開始することを特徴とする。
請求項１１記載の発明は、前記請求項９記載の位相比較器において、前記比較期間検出手段は、前記比較イネーブル信号が出力されていない場合には、前記第１のクロック信号及び前記第２のクロック信号を前記データ信号の遷移点で保持し、前記第２のクロック信号の立上りエッジから前記遅延手段で規定される遅延値が経過した時点から前記第１のクロック信号の次の立上りエッジまでの間の任意のタイミングで与えられるリセット信号を受信した場合には、リセットされ、前記第１のクロック信号の保持結果がＨであり且つ前記第２のクロック信号の保持結果がＬである場合には、比較イネーブル信号を出力し、前記基準点検出手段は、前記基準クロックのクロックエッジを検出した場合には、前記ＤＯＷＮ信号として保持すると共に出力し、前記リセット信号を受信した場合には、保持している内容をリセットし、前記判定手段は、前記比較イネーブル信号と前記ＤＯＷＮ信号との何れか一方が出力されている場合には、出力されている信号をそのまま出力し、それ以外の場合は出力を停止し、前記マスク手段は、前記比較イネーブル信号が出力されている場合には、前記遅延手段の出力を通過し、それ以外の場合はマスクすることを特徴とする。
請求項１２記載の発明は、前記請求項４、６、７及び１０の何れか１項に記載の位相比較器において、前記マスク手段は、クロック入力ピンに入力された信号に応じて、データ入力ピンに入力された信号を保持且つ出力し、リセット入力ピンに入力された信号に応じて、前記保持した内容をリセットするデータ保持手段であり、前記リセット入力ピンに前記比較完了信号が入力され、前記データ入力ピンが電源電圧に固定され、前記クロック入力ピンに、前記第２のクロック信号の立上りエッジから前記遅延手段で規定される遅延値が経過した時点以降の任意のタイミングで出力され且つ前記第１のクロック信号の次の立上りエッジまでの任意のタイミングで解除されるリセット信号が入力されることを特徴とする。
請求項１３記載の発明は、前記請求項６〜１２の何れか１項に記載の位相比較器において、前記比較期間検出手段は、前記第１のクロック信号及び前記第２のクロック信号を前記データ信号の遷移点で保持し、前記ＵＰ信号が出力されていると共に前記第１のクロック信号の保持結果がＨであり且つ前記第２のクロック信号の保持結果がＬである場合には、比較イネーブル信号を出力することを特徴とする。
請求項１４記載の発明は、前記請求項３〜１３の何れか１項に記載の位相比較器において、前記遅延手段の遅延値は、０．５Ｔ以上で且つ前記クロック信号の周期−０．５Ｔ未満であることを特徴とする。
請求項１５記載の発明は、前記請求項１又は２記載の位相比較器において、前記比較期間検出手段は、データ信号の遷移点が前記比較期間に発生したかを判定して、比較イネーブル信号を出力し、前記位相差検出手段は、前記データ信号及び前記基準クロックを各々遅延させる遅延手段と、前記遅延された基準クロックのエッジを検出し、ＤＯＷＮ信号として出力する基準点検出手段と、前記遅延されたデータ信号の遷移点を検出し、ＵＰ信号として出力する遷移点検出手段と、前記ＵＰ信号及び前記ＤＯＷＮ信号を入力とし、位相差検出処理の状態を判定する判定手段と、前記比較イネーブル信号に応じて、前記ＵＰ信号と前記ＤＯＷＮ信号との出力を開始し、前記判定手段の出力に応じて、前記ＵＰ信号と前記ＤＯＷＮ信号との出力を停止させるマスク手段とを備えたことを特徴とする。
請求項１６記載の発明は、前記請求項１５記載の位相比較器において、前記比較期間検出手段は、前記第１のクロック信号及び前記第２のクロック信号を前記データ信号の遷移点で保持し、前記第１のクロック信号の保持結果がＨであり且つ前記第２のクロック信号の保持結果がＬである場合には、比較イネーブル信号を出力し、前記データ信号の遷移点から前記比較イネーブル信号が確定するのに必要な期間経過した時点から前記第１のクロック信号の次の立上りエッジまでの間の任意のタイミングでリセットされ、前記遅延手段は、前記データ信号と、前記基準クロックと、前記第２のクロック信号の立上りエッジから前記遅延手段で規定される遅延値が経過した時点以降の任意のタイミングで出力され且つ前記第１のクロック信号の次の立上りエッジ直前の長さＴの期間内の任意のタイミングで停止されるリセット信号とを遅延させて、各々、遅延データ信号と、遅延基準クロックと、遅延リセット信号とを出力し、前記遷移点検出手段は、前記遅延データ信号の遷移点を検出した場合には、前記ＵＰ信号として保持すると共に出力し、前記判定手段が出力するクリア信号を受信した場合には、保持している内容をリセットし、前記基準点検出手段は、前記遅延基準クロックのクロックエッジを検出した場合には、前記ＤＯＷＮ信号として保持すると共に出力し、前記判定手段が出力するクリア信号を受信した場合には、保持している内容をリセットし、前記判定手段は、前記ＵＰ信号と前記ＤＯＷＮ信号との両方が出力された場合には、比較完了信号を出力し、更に前記遅延リセット信号を受信した場合、及び前記比較完了信号が出力された場合の何れかの場合は前記クリア信号を出力し、前記マスク手段は、前記比較完了信号が出力されたときに前記ＵＰ信号と前記ＤＯＷＮ信号とのマスク処理を開始し、前記比較イネーブル信号が出力されたときにマスク処理を停止して前記ＵＰ信号及び前記ＤＯＷＮ信号を通過させることを特徴とする。
請求項１７記載の発明の位相調整回路は、データレートが１／Ｔｂｐｓであるデータ通信において、位相差が発振周波数の１／Ｎ（Ｎは１以上の整数）のＮ相のクロック信号を出力するＶＣＯと、前記Ｎ相のクロック信号と受信データを入力とする請求項３又は６記載の位相比較器と、前記位相比較器が出力するＵＰ信号とＤＯＷＮ信号とに応じて電流を制御するチャージポンプと、前記チャージポンプの出力電流を電圧に変換するローパスフィルタとを有し、前記ローパスフィルタの出力電圧に応じて前記ＶＣＯの発振周波数を制御することを特徴とする。
請求項１８記載の発明の位相調整回路は、データレートが１／Ｔｂｐｓであるデータ通信において、発振周波数がＮＴ（Ｎは１以上の整数）のＰＬＬと、前記ＰＬＬの出力クロックを遅延するＤＬＬと、前記ＤＬＬの出力を入力としてＴずつ位相がずれたＮ相のクロック信号を出力する遅延線と、前記Ｎ相のクロック信号と受信データを入力とする請求項３又は６記載の位相比較器と、前記位相比較器が出力するＵＰ信号とＤＯＷＮ信号とに応じて電流を制御するチャージポンプと、前記チャージポンプの出力電流を電圧に変換するローパスフィルタとを有し、前記ローパスフィルタの出力電圧に応じて、前記ＤＬＬの遅延値を制御することを特徴とする。
以上により、請求項１〜１８記載の発明では、位相比較と、データエッジがウィンドウ内にあるかの判断とが並列に行われる。これにより、クロックの周波数をデータレートｆ（＝１／Ｔ）の例えば１／５とした場合に、位相差がＴとなる第０位相〜第４位相までの５相のクロック信号が備えられて、遅延手段での遅延時間を、例えば３Ｔの範囲内で任意に設定できる。従って、従来のように、遅延手段が０．５Ｔだけ精度良く遅延する場合と比べると、精度の高い遅延手段を必要とせず、電源電圧や温度などのばらつきに対して安定した位相比較処理を行うことが可能である。
更に、ＵＰ信号を観測すれば比較期間に対して非同期となるデータの遷移点が正しくラッチされ正常に位相比較が行われたかを判定できるので、位相比較が正常に行われなかった場合には、位相差検出手段の出力を停止できて、誤りのない正確な位相比較が実現される。
以上説明したように、請求項１〜１８記載の発明によれば、精度の高い遅延手段を必要とせず、電源電圧や温度などのばらつきに対して安定した位相比較処理を行うことが可能である。
更に、位相比較が正常に行われなかった場合には、位相差検出手段の出力を停止して、誤りのない正確な位相比較を実現できるという顕著な効果を奏する。
以下、本発明の実施形態の位相比較器を図面に基づいて説明する。
以下に説明する位相比較器は、データレートが１／Ｔｂｐｓであるデータ通信において、周期が（２Ｎ＋１）Ｔ（Ｎは１以上の整数）であり且つ位相差が１Ｔである（２Ｎ＋１）相のクロック信号によって位相調整及びデータ受信を行うクロックデータリカバリ手段に用いられるものであるが、説明の簡単化のために、Ｎ＝２で、クロックの周波数がデータレートｆ（ｆ＝１／Ｔ）の１／５とした場合の構成について説明を行う。また、説明中に第ｍ−１で示される番号は、ｍ−１が０以上の場合は５で除算した剰余を示し、ｍ−１が負の場合はｍ＋４を示す。
（第１の実施形態）
図１は、本発明による位相比較器の第１の実施形態を示す。本実施形態は請求項１、３及び４記載の発明に対応する。
同図において、１は位相比較器、１０は比較期間検出回路、１１は位相差検出回路、１３は第１論理和回路、１４は第２論理和回路を示す。
ここで、クロックの周波数はデータレートｆの１／５である（５＝２Ｎ＋１、Ｎ＝２）ので、クロックの信号位相は５相であり、位相比較器１が備える比較期間検出回路（比較期間検出手段）１０及び位相差検出回路（位相差検出手段）１１は各々第０〜第４までの５個ずつとなる。
第ｍ比較期間検出回路１０（ｍは０〜２Ｎ（＝４）以下の整数）は、第（ｍ−１）位相のクロック信号を第１のクロック、第ｍ位相のクロック信号を第２のクロックとして入力され、第ｍ比較イネーブル信号を出力する。
第ｍ位相差検出回路１１は、第ｍ比較イネーブル信号と、データと、基準クロックとしての第（ｍ＋２）位相のクロック信号と、リセット信号としての第（ｍ＋３）比較イネーブル信号とを受信し、第ｍＵＰ信号と第ｍＤＯＷＮ信号とを出力する。
各々の位相差検出回路から出力されたＵＰ信号は第１論理和回路１３において、ＤＯＷＮ信号は第２論理和回路において、各々、論理和が求められ、位相比較器１の位相比較結果として出力される。
この構成から判るように、５個の位相差検出回路１１が各々データレートｆの５サイクルに１回だけ動作することにより、並列処理による位相比較処理を実現している。
比較期間検出回路１０及び位相差検出回路１１の構造を図２に示す。同図において、４１は遷移点検出回路、４２は基準点検出回路、４３は判定回路、４４は遅延回路、４５はマスク回路を示す。
比較期間検出回路１０は、第１のクロックがＨで且つ第２のクロックがＬの期間に比較イネーブル信号としてＬを出力し、それ以外の期間はＨを出力する。
遷移点検出回路（遷移点検出手段）４１は、データ信号の立上りエッジに同期して比較イネーブル信号の反転信号を保持し、クリア信号が入力された場合には、保持内容をＬにするフリップフロップ回路である。また、基準点検出回路（基準点検出手段）４２は、基準クロックの立下りエッジに同期して比較イネーブル信号の反転信号を保持し、クリア信号が入力された場合には、保持内容をＬにするフリップフロップ回路である。
判定回路（判定手段）４３は、遷移点検出回路４１と基準点検出回路４２との両出力が共にＨの間だけ比較完了信号をＬにし、且つその期間とリセット信号がＬの期間でクリア信号をＬにする。
遅延回路（遅延手段）４４は、遷移点検出回路４１と基準点検出回路４２との出力を各々同じだけ遅延させて、出力する。
マスク回路（マスク手段）４５は、比較完了信号がＬの期間にはＨを、それ以外の期間には、リセット信号の立上りエッジに同期してＬをマスク制御信号として出力するフリップフロップ回路（データ保持回路）を備えており、マスク制御信号がＨの期間のみ遅延回路４４の出力信号を通過させ、それ以外の期間ではＬを出力する。
図３は、第１（ｍ＝１）比較期間検出回路及び第１位相差検出回路の動作のタイミングチャートを示す。以下、図２及び図３に基づいて、位相比較動作を示す。
図１に示した位相比較器の構成よって、図２における第１のクロック信号と第２のクロック信号は、各々、図３における第０（ｍ−１＝０の場合に、２Ｎ＋１（＝５）で除算した剰余の「０」）位相のクロックと第１（ｍ＝１）位相のクロックに対応する。また、図２における基準クロック信号は図３における第３（Ｎ＋ｍ＝３の場合に、５で除算した剰余＝３）位相のクロック、図３におけるリセット信号は第４比較期間検出回路が出力する第４比較イネーブル信号である。
最初に、比較期間内にデータの遷移点がある場合を、図３（ａ）を用いて説明する。
比較期間検出回路１０は、第０位相のクロック５００と第１位相のクロック５０１とを検査し、第０位相のクロック５００がＨであり且つ第１位相のクロック５０１がＬの期間で、第１比較イネーブル信号５０５としてＬを出力する。この期間を第１比較期間と呼ぶ。それ以外の期間では、比較イネーブル信号５０５はＨを出力している。
位相差検出回路１１では、遷移点検出回路４１と基準点検出回路４２とが、各々、データ５０７の遷移点と基準クロック５０３の遷移点とで第１比較イネーブル信号５０５の反転信号をラッチし、出力する。図３では、基準クロック５０３の立下りエッジがデータ５０７の立上りエッジより先であるので、先ず、基準点検出回路が基準クロック５０３の立下りエッジに同期して出力信号５０９をＨにする。次いで、遷移点検出回路４１がデータ５０７の立上りエッジに同期して出力信号５０８をＨにする。遷移点検出回路４１の出力信号５０８と基準点検出回路４２の出力信号５０９とは、共に、判定回路４３と遅延回路４４とに入力される。
判定回路４３では、遷移点検出回路４１の出力信号５０８と基準点検出回路４２の出力信号５０９とを常時観測しており、その両方の信号がＨになったタイミングで比較完了信号５１０をＬに遷移させる。この結果、クリア信号もＬとなり、遷移点検出回路４１と基準点検出回路４２との各々の出力５０８、５０９がＬにリセットされ、比較完了信号はＨに戻る。
遅延回路４４は、遷移点検出回路４１と基準点検出回路４２との両出力５０８、５０９を、各々、１Ｔずつ遅延して、出力する。但し、遅延回路４４の遅延値は、１Ｔに限定されず、０．５Ｔ以上で且つマスク制御信号５１１がＬにリセットされる０．５Ｔ前までの範囲に設定して良い。ここでは、図１に示す構成の位相比較器を前提としているので、０．５Ｔ以上３Ｔ以下の範囲で設定することが可能である。５Ｔ目は次回の位相調整のための準備期間である。
マスク回路４５では、比較完了信号５１０がＬになると、マスク制御信号５１１がＨなり、遅延回路４４の出力のマスク処理が解除される。このため、マスク制御信号５１１がリセット信号５０６の立上りエッジでＬに戻るまでの間、遅延回路４４の出力信号は、そのまま、第１位相差検出回路の処理結果である第１ＵＰ信号５１２、第１ＤＯＷＮ信号５１３として出力される。
次に比較期間内にデータの遷移点がない場合について、図３（ｂ）を用いて説明する。
遷移点検出回路４１では、比較イネーブル信号５０５がＬの期間中にデータ５０７の立上りエッジが存在しないため、出力５０８はＬのまま変化しない。一方、基準点検出回路４２では、比較イネーブル信号５０５がＬの期間のちょうど半分の時点に基準クロック５０３の立下りエッジがくるため、このタイミングで出力５０９がＨになる。しかし、比較完了信号５１０はＨのまま変化しないため、マスク制御信号５１１もＬを維持することになり、マスク回路４５は遅延回路４４の出力をマスクする。このため、第１位相差検出回路の出力である第１ＵＰ信号５１２と第１ＤＯＷＮ信号５１３とはＬのままとなる。また、基準点検出回路４２の出力は、比較完了信号５１０がＬにならないので、リセット信号５０６がＬになるタイミングでＬにリセットされる。
前記のように、位相差検出回路１１は、所定の比較期間内のデータ遷移点に対して位相比較処理を行う。ここでは、第１位相差検出回路１１の動作のみについて説明したが、その他の位相差検出回路でも同様の動作を行う。
第１論理和回路１３は、このようにして得られた第０〜第４ＵＰ信号の論理和をとり、位相比較器１のＵＰ信号として出力し、第２論理和回路１４は第０〜第４ＤＯＷＮ信号の論理和をとり、位相比較器１のＤＯＷＮ信号として出力する。このような処理によりデータの位相比較が行われる。
（第２の実施形態）
図４は、図１に示す位相比較器１に用いられる位相差検出回路１１の第２の実施形態を示す。本実施形態は請求項５記載の発明に対応する。
同図において、６１は遷移点検出回路、６２は基準点検出回路、６３は判定回路、６４は遅延回路、６５はマスク回路を示す。
比較期間検出回路１０は、第１の実施形態と同様に、第１のクロックがＨで且つ第２のクロックがＬの期間に、比較イネーブル信号としてＬを出力し、それ以外の期間はＨを出力する。
遷移点検出回路６１は、比較イネーブル信号がＬの期間のみデータ信号の立上りエッジに同期してＨを保持し、比較イネーブル信号がＨの期間では値を保持し続け、クリア信号が入力された場合には保持内容をＬにするフリップフロップ回路である。
遷移点検出回路６２は、比較イネーブル信号がＬの期間のみ基準クロックの立下りエッジに同期してＨを保持し、比較イネーブル信号がＨの期間では値を保持し続け、クリア信号が入力された場合には保持内容をＬにするフリップフロップ回路である。
判定回路６３は、遷移点検出回路６１の出力がＨの場合には基準点検出回路６２の出力をマスクし、基準点検出回路６２の出力がＨの場合には遷移点検出回路６１の出力をマスクする。
遅延回路６４は、判定回路６３の出力を各々同じだけ遅延させて出力する。マスク回路６５は、遷移点検出回路６１の出力がＨの期間では遅延回路６４の出力を通過させ、それ以外の期間はＬにマスクする。
図５は、図４に示す第１比較期間検出回路及び第１位相差検出回路の動作のタイミングチャートを示す。以下、図４及び図５に基づいて位相比較動作を示す。
第１の実施形態と同様に、図４における第１のクロック信号と第２のクロック信号とは、各々、図５における第０位相のクロックと第１位相のクロックとに対応する。また、図４における基準クロック信号は図５における第３位相のクロックであり、図５におけるリセット信号は第４比較期間検出回路が出力する第４比較イネーブル信号である。
比較期間検出回路１０は、第０位相のクロック７００と第１位相のクロック７０１とを検査し、第０位相のクロック７００がＨであり且つ第１位相のクロック７０１がＬの期間で、第１比較イネーブル信号７０５としてＬを出力する。それ以外の期間では比較イネーブル信号７０５はＨを出力している。
遷移点検出回路６１は、比較イネーブル信号７０５がＬの期間にデータ７０７の遷移点がくると、出力７０８をＨとする。基準点検出回路６２も、同様に比較イネーブル信号７０５がＬの期間に基準クロック７０３の遷移点がくると、Ｈを出力する。図５では、比較イネーブル信号７０５がＬの期間中、基準クロック７０３の立下りエッジがデータ７０７より先にくるので、先ず基準点検出回路６２が基準クロック７０３の立下りエッジに同期してＨを出力する。次いで、遷移点検出回路６１がデータ７０７の立上りエッジに同期してＨを出力する。
判定回路６３では、遷移点検出回路６１の出力信号７０８と基準点検出回路６２の出力信号７０９とを常時観測しており、そのうち一方の信号がＨになると、他方がＬにマスクされる構成となっている。このため、先に出力された基準点検出回路６２の出力７０９がＤＯＷＮ判定結果７１１として出力される。このとき、判定回路６３の他方の出力であるＵＰ判定結果７１０は、ＤＯＷＮ判定結果７１１によってＬにマスクされる。次いで、遷移点検出回路６１がＨを出力し始めると、ＤＯＷＮ判定結果７１１もＬにマスクされ、その結果として、データ７０７と基準クロック７０３との位相差と等しい幅のパルスが形成される。
遅延回路６４は、ＵＰ判定結果７１０とＤＯＷＮ判定結果７１１とを、各々、１Ｔずつ遅延して出力する。
マスク回路６５では、遷移点検出回路６１の出力信号７０８がＨの期間では、遅延回路６４の出力７１２、７１３を通過させ、それ以外の期間ではＬにマスクする。マスク回路６５の出力は、そのまま第１ＵＰ信号、第１ＤＯＷＮ信号となり、第１位相差検出回路の処理結果として出力される。
このような動作から判るように、図６の遅延回路６４の遅延値は、１Ｔに限定されず、０．５Ｔ以上で且つ遷移点検出回路６１の出力７０８がリセットされる０．５Ｔ前までの範囲に設定して良い。ここでは、図１に示す構成の位相比較器を前提としているので、０．５Ｔ以上２Ｔ以下の範囲で設定することが可能である。
これまでの説明では、比較期間内にデータの遷移点があった場合の動作について述べた。一方、比較期間内にデータの遷移点がない場合は、比較イネーブル信号がＨのままであるため、遷移点検出回路６１と基準点検出回路６２とがＬを保持し続けるため、状態に変化が発生せず、第１位相差検出回路の出力はＬのままとなる。
（第３の実施形態）
図６は本発明による位相比較器の第３の実施形態を示す。本実施形態は請求項６及び７記載の発明に対応する。
同図において、１は位相比較器、１０は比較期間検出回路、１１は位相差検出回路、１２はリセット生成回路、１３は第１論理和回路、１４は第２論理和回路を示す。
ここで、クロックの周波数はデータレートｆの１／５であるので、クロックの位相は５相であり、位相比較器１が備える比較期間検出回路１０、位相差検出回路１１及びリセット生成回路１２は、各々、第０〜第４までの５個ずつとなる。
第ｍ比較期間検出回路１０は、第（ｍ−１）位相のクロック信号を第１のクロックとして、第ｍ位相のクロック信号を第２のクロックとして、更に第ｍ位相差検出回路が出力する第ｍクリア信号を各々入力され、第ｍ比較イネーブル信号を出力する。
第ｍリセット生成回路１２は、第（ｍ−１）位相のクロック信号を第１のクロックとして、第ｍ位相のクロック信号を第２のクロックとして各々入力され、第１のクロックがＨで且つ第２のクロックがＬの場合には、第ｍリセット信号としてＬを出力し、それ以外の場合にはＨを出力する。
第ｍ位相差検出回路１１は、第ｍ比較イネーブル信号と、データと、基準クロックとしての第（ｍ＋２）位相のクロック信号と、リセット信号としての第（ｍ＋３）リセット信号とを受信し、第ｍクリア信号と、第ｍＵＰ信号と、第ｍＤＯＷＮ信号とを出力する。
各々の位相差検出回路から出力されたＵＰ信号は第１論理和回路１３において、ＤＯＷＮ信号は第２論理和回路１４において、各々、論理和が求められ、位相比較器１の位相比較結果として出力される。
比較期間検出回路１０及び位相差検出回路１１の構造を図７に示す。同図において、８１は遷移点検出回路、８２は基準点検出回路、８３は判定回路、８４は遅延回路、８５はマスク回路を示す。
比較期間検出回路１０は、第１のクロックと第２のクロックとをデータ信号の立上りエッジに同期してラッチするフリップフロップ回路で構成されている。更に、これらのフリップフロップ回路は、クリア信号がＬになると、保持した結果をリセットする。これらのフリップフロップ回路の出力に応じて、第１のクロックのラッチ結果がＨで且つ第２のクロックのラッチ結果がＬの場合には、比較期間検出回路１０は、比較イネーブル信号としてＨを出力し、それ以外の場合はＬを出力する。
遷移点検出回路８１は、データ信号の立上りエッジに同期してＨをラッチし、クリア信号が入力された場合には、保持内容をＬにリセットするフリップフロップ回路である。また、基準点検出回路８２は、基準クロックの立下りエッジに同期してＨをラッチし、クリア信号が入力された場合には、保持内容をＬにリセットするフリップフロップ回路である。
判定回路８３は、遷移点検出回路８１と基準点検出回路８２との両出力と比較イネーブル信号とが全てＨの間だけ比較完了信号をＬにし、且つその期間と、リセット信号がＬの期間と、マスク制御信号がＨの期間の何れかの場合にクリア信号をＬにする。
遅延回路８４は、遷移点検出回路８１と基準点検出回路８２との両出力を、各々、同じだけ遅延させて出力する。
マスク回路８５は、比較完了信号がＬの期間にはＨを、それ以外の期間にはリセット信号の立上りエッジに同期してＬをマスク制御信号として出力するフリップフロップ回路を備えており、マスク制御信号がＨの期間のみ遅延回路８４の出力信号を通過させ、それ以外の期間ではＬを出力する。
図８は、第１比較期間検出回路１０及び第１位相差検出回路１１の動作のタイミングチャートを示す。以下、図７及び図８に基づいて位相比較動作を示す。
図６に示した位相比較器の構成より、図７における第１のクロック信号と第２のクロック信号とは、各々、図８における第０位相のクロックと第１位相のクロックとに対応する。また、図７における基準クロック信号は図８における第３位相のクロックであり、図８におけるリセット信号は第４比較期間検出回路が出力する第４比較イネーブル信号である。
比較期間検出回路１０は、第０位相のクロック９００と第１位相のクロック９０１とをデータ９０７の立上りエッジで保持し、第０位相のクロック９００の保持結果がＨであり且つ第１位相のクロック９０１の保持結果がＬの場合には、第１比較イネーブル信号９０５としてＨを出力し、それ以外の場合はＬを出力する。このため、第１比較期間内で発生したデータ９０７の立上りエッジに同期して、第１比較イネーブル信号９０５がＨになる。
位相差検出回路１１では、遷移点検出回路８１と基準点検出回路８２とが、各々、データ９０７の遷移点と基準クロック９０３の遷移点とでＨをラッチし、出力する。図８では、基準クロック９０３の立下りエッジがデータ９０７より先であるので、先ず基準点検出回路８２が基準クロック９０３の立下りエッジに同期して出力信号９０９をＨにし、次いで、遷移点検出回路８１がデータ９０７の立上りエッジに同期して出力信号９０８をＨにする。遷移点検出回路８１の出力信号９０８と基準点検出回路８２の出力信号９０９とは、共に、判定回路８３と遅延回路８４とに入力される。
判定回路８３では、遷移点検出回路８１の出力信号９０８と、基準点検出回路８２の出力信号９０９と、第１比較イネーブル信号９０５とを常時観測しており、それら全ての信号がＨになったタイミングで比較完了信号９１０をＬに遷移させる。この結果、第１クリア信号もＬとなり、遷移点検出回路８１と基準点検出回路８２と両の出力９０８、９０９が各々Ｌにリセットされ、比較完了信号はＨに戻る。また、これと同時に、第１比較期間検出回路１０内部のフリップフロップ回路も第１クリア信号によってリセットされ、第１比較イネーブル信号９０５もＬに戻る。
遅延回路８４は、遷移点検出回路８１と基準点検出回路８２との両出力９０８、９０９を、各々、１Ｔずつ遅延して出力する。但し、遅延回路８４の遅延値は、１Ｔに限定されず、０．５Ｔ以上で且つマスク制御信号９１１がＬにリセットされる０．５Ｔ前までの範囲に設定して良い。ここでは、図６に示す構成の位相比較器を前提としているので、０．５Ｔ以上３Ｔ以下の範囲で設定することが可能である。
マスク回路８５では、比較完了信号９１０がＬになると、マスク制御信号９１１がＨになり、遅延回路８４の出力のマスク処理が解除される。このため、マスク制御信号９１１がリセット信号９０６の立上りエッジでＬに戻るまでの間、遅延回路８４の出力信号は、そのまま第１位相差検出回路１１の処理結果である第１ＵＰ信号９１２、第１ＤＯＷＮ信号９１３として出力される。
マスク回路８５で生成されるマスク制御信号９１１は判定回路８３にも入力されており、マスク制御信号９１１がＨの期間は第１クリア信号がＬに固定される。この結果、第１比較期間検出回路１０、遷移点検出回路８１及び基準点検出回路８２がリセットされ、仮に第１比較期間以外で且つマスク制御信号９１１がＨの期間にデータ９０７の立上りエッジが発生したとしても、遷移点検出回路８１と基準点検出回路８２とはＬを出力し続けるので、誤った第１ＵＰ信号９１２、第１ＤＯＷＮ信号９１３が出力されることがない。
これまでの説明では、第１比較期間内にデータ９０７の立上りエッジが存在する場合について述べた。これに対して、第１比較期間内にデータ９０７の立上りエッジが存在せず、その他の期間でデータ９０７の立上りエッジが発生した場合の第１比較期間検出回路１０と第１位相差検出回路１１の動作について、次に述べる。
データ９０７の立上りエッジが第１比較期間以外で発生した場合には、第１比較イネーブル信号９０５はＬを維持する。このため、判定回路８３から出力される比較完了信号９１０はＨを維持することになり、マスク制御信号９１１もＬのままとなる。その一方で、遷移点検出回路８１はデータ９０７の立上りエッジに同期してＨを出力するが、マスク制御信号９１１がＬのままであるため、マスク回路８５によってマスクされ、第１ＵＰ信号９１２、第１ＤＯＷＮ信号９１３は共にＬのままとなる。
（第４の実施形態）
図９は、図６に示す位相比較器１に用いられる比較期間検出回路１０と位相差検出回路１１との第４の実施形態を示す。本実施形態は請求項８記載の発明に対応する。
比較期間検出回路１０と位相差検出回路１１とは、前記第３の実施形態とほとんど同じ構成である。違いは、比較期間検出回路１０において、データ遷移が比較期間内であったとしても、遷移点検出回路８１の出力がＨとなっていなければ、比較イネーブル信号をＨにしないようになっている点である。
また、位相差検出回路１１内の判定回路８３は、論理の冗長性をなくすために、遷移点検出回路８１の出力を観測せず、比較イネーブル信号と基準点検出回路８２との両出力が共にＨのときにだけ比較完了信号をＬにするようになっている。
この構成では、位相比較動作は図８に示す第３の実施形態と同じタイミングチャートとなる。また、この構成では、比較期間検出回路１０内部で第１のクロックと第２のクロックとを保持するフリップフロップ回路のためのリセット信号が必要とならない。このため、位相比較器１としては、位相差検出回路１１から比較期間検出回路１０に渡されていたクリア信号が不要となり、代わりに遷移点検出回路８１の出力結果が比較期間検出回路１０に渡される構成となる。
尚、比較期間検出回路１０及び位相差検出回路１１がこの第４の実施形態に開示された構成をとる場合には、第ｍ比較期間検出回路１０内部のフリップフロップ回路は、各々、第（ｍ−１）比較期間検出回路１０及び第（ｍ＋１）比較期間検出回路１０内部のフリップフロップ回路のうち、同じ位相のクロックをラッチしているものと共通化できる。このときの位相比較器１の構造を図１０に示す。
（第５の実施形態）
図１１は、図６に示す位相比較器１に用いられる比較期間検出回路１０と位相差検出回路１１との第５の実施形態を示す。本実施形態は請求項９記載の発明に対応する。
第３の実施形態との相違点は、位相差検出回路１１において、遷移点検出回路８１の出力の代わりに比較イネーブル信号を使う構成であるという点である。このため、この構成では、遷移点検出回路８１を備える必要がない。この構成では、判定回路８３は、比較イネーブル信号と基準点検出回路８２との両出力が共にＨになった場合に、比較完了信号がＬとなる。また、遅延回路８４は、比較イネーブル信号と基準点検出回路８２の出力とを一定時間遅延させ、出力させる。この構成による位相比較動作は、図８に示す第３の実施形態と同じタイミングチャートとなる。
（第６の実施形態）
図１２は、本発明による位相比較器の第６の実施形態を示す。本実施形態は請求項１０記載の発明に対応する。
同図において１は位相比較器、１０は比較期間検出回路、１１は位相差検出回路、１２はリセット生成回路、１３は第１論理和回路、１４は第２論理和回路を示す。
ここで、クロックの周波数はデータレートｆの１／５であるので、クロックの位相は５相であり、位相比較器１が備える比較期間検出回路１０、位相差検出回路１１及びリセット生成回路１２は、各々、第０〜第４までの５個ずつとなる。
第ｍ比較期間検出回路１０は、第（ｍ−１）位相のクロック信号を第１のクロックとして、第ｍ位相のクロック信号を第２のクロックとして、更に第ｍ位相差検出回路が出力する第（ｍ＋３）リセット信号を各々入力され、第ｍ比較イネーブル信号を出力する。
第ｍリセット生成回路１２は、第（ｍ−１）位相のクロック信号を第１のクロックとして、第ｍ位相のクロック信号を第２のクロックとして各々入力され、第１のクロックがＨで且つ第２のクロックがＬの場合に、第ｍリセット信号としてＬを出力し、それ以外の場合にはＨを出力する。
第ｍ位相差検出回路１１は、第ｍ比較イネーブル信号と、データと、基準クロックとしての第（ｍ＋２）位相のクロック信号と、リセット信号としての第（ｍ＋３）リセット信号を受信して、第ｍクリア信号と、第ｍＵＰ信号と、第ｍＤＯＷＮ信号とを出力する。
各々の位相差検出回路から出力されたＵＰ信号は第１論理和回路１３において、ＤＯＷＮ信号は第２論理和回路１４において、各々、論理和が求められ、位相比較器１の位相比較結果として出力される。
図１３は、図１２に示す位相比較器１に用いられる比較期間検出回路１０と位相差検出回路１１との第６の実施形態を示す。下記、この構成における第１比較期間検出回路と第１位相差検出回路とについて説明する。
この構成では、比較期間検出回路１０のフリップフロップ回路をリセットする信号として第４リセット信号を用い、マスク回路８５において第１比較イネーブル信号を用いて遅延回路８４の出力信号をマスクするという点が図７の構成との相違点である。また、判定回路８３では、比較完了信号がＬになるか第４リセット信号がＬになった場合に、クリア信号がＬとなり、遷移点検出回路８１と基準点検出回路８２とがリセットされる。
この構成による動作のタイミングチャートを図１４に示す。図８との相違点は、比較イネーブル信号がＬになるタイミングである。比較期間検出回路１０は、データ信号の立上りエッジが来る毎に比較期間かどうか判定し、その結果に応じた比較イネーブル信号を出力する。このため、同図において、データ９０７の２番目の立上りエッジが来たタイミングで比較イネーブル信号はＬに戻り、マスク回路８５はマスク処理を開始することになる。データの立上りエッジの間隔は最短で２Ｔであり、この場合、遅延回路８４の遅延値の範囲は０．５Ｔ以上１．５Ｔ以下となる。但し、この構成では、マスク処理の開始タイミングがデータの立上りエッジで決まるために、データ信号のジッタの影響を受ける。このため、遅延値は１．５Ｔからジッタ分を引いた期間以下に設定するのが望ましい。
一方、比較イネーブル信号がＨの期間は、データの立上りエッジが来たとしても、比較期間検出回路１０が比較期間かどうかの判定を行わず、直前の判定結果を保持する構成をとれば、比較イネーブル信号がリセットされるタイミングは、第４リセット信号がＬになるタイミングとなるので、遅延回路８４の遅延値の範囲は０．５Ｔ以上２Ｔ以下となる。
（第７の実施形態）
図１５は、図１２に示す位相比較器１に用いられる位相差検出回路１１の第７の実施形態を示す。本実施形態は請求項１１記載の発明に対応する。
同図において１０１は遷移点検出回路、１０２は基準点検出回路、１０３は判定回路、１０４は遅延回路、１０５はマスク回路を示す。
比較期間検出回路１０は、第１のクロックと第２のクロックとをデータ信号の立上りエッジに同期してラッチするフリップフロップ回路で構成されている。更に、これらのフリップフロップ回路はリセット信号がＬになると保持した結果をリセットする。これらのフリップフロップ回路の出力に応じて、第１のクロックのラッチ結果がＨで、第２のクロックのラッチ結果がＬで、遷移点検出回路１０１の出力がＨの場合には、比較イネーブル信号としてＨを出力し、それ以外の場合はＬを出力する。
遷移点検出回路１０１は、データ信号の立上りエッジに同期してＨを保持し、リセット信号が入力された場合には、保持内容をＬにするフリップフロップ回路である。遷移点検出回路１０２は、基準クロックの立下りエッジに同期してＨを保持し、リセット信号が入力された場合には、保持内容をＬにするフリップフロップ回路である。判定回路１０３は、遷移点検出回路１０１の出力がＨの場合には基準点検出回路１０２の出力をマスクし、基準点検出回路１０２の出力がＨの場合には遷移点検出回路１０１の出力をマスクする。
遅延回路１０４は、判定回路１０３の出力を各々同じだけ遅延させて出力する。
マスク回路１０５は、比較イネーブル信号がＨの期間は遅延回路１０４の出力を通過させ、それ以外の期間はＬにマスクする。
図１６は、図１５に示す第１比較期間検出回路及び第１位相差検出回路の動作のタイミングチャートを示す。以下、図１５及び図１６に基づいて位相比較動作を示す。
これまでの説明と同様に、図１５における第１のクロック信号と第２のクロック信号とは、各々、図１６における第０位相のクロックと第１位相のクロックとに対応する。また、図１５における基準クロック信号は図１６における第３位相のクロックであり、図１６におけるリセット信号は第４比較期間検出回路が出力する第４比較イネーブル信号である。
比較期間検出回路１０は、第０位相のクロック１０００と第１位相のクロック１００１とをデータ１００７の立上りエッジで保持し、第０位相のクロック１０００の保持結果がＨであり、第１位相のクロック１００１の保持結果がＬであり、遷移点検出回路１０１の出力信号１００８がＨの場合には、第１比較イネーブル信号１００５としてＨを出力し、それ以外の場合はＬを出力する。よって、第１比較期間で発生したデータ１００７の立上りエッジで比較イネーブル信号１００５がＨとなる。
遷移点検出回路１０１は、データ１００７の立上りエッジがくると、出力７０８をＨとする。一方、基準点検出回路６２は、基準クロック７０３の立下りエッジがくると、Ｈを出力する。図１６では、基準クロック１００３の立下りエッジがデータ１００７より先にくるので、先ず基準点検出回路１０２が基準クロック１００３の立下りエッジに同期してＨを出力し、次いで、遷移点検出回路１０１がデータ１００７の立上りエッジに同期してＨを出力する。
判定回路１０３では、遷移点検出回路１０１の出力信号１００８と基準点検出回路１０２の出力信号１００９とを常時観測しており、一方の信号がＨになると他方がＬにマスクされる構成となっている。このため、先に出力された基準点検出回路１０２の出力１００９がＤＯＷＮ判定結果１０１１として出力される。このとき、判定回路１０３の他方の出力であるＵＰ判定結果１０１０は、ＤＯＷＮ判定結果１０１１によってＬにマスクされる。次いで、遷移点検出回路１０１がＨを出力し始めると、ＤＯＷＮ判定結果１０１１もＬにマスクされ、その結果として、データ１００７と基準クロック１００３との位相差と等しい幅のパルスが形成される。
遅延回路１０４は、ＵＰ判定結果１０１０とＤＯＷＮ判定結果１０１１とを各々１Ｔずつ遅延して出力する。
マスク回路１０５では、遷移点検出回路１０１の出力信号１００８がＨの期間では、遅延回路１０４の出力１０１２、１０１３を通過させ、それ以外の期間ではＬにマスクする。マスク回路１０５の出力はそのまま第１ＵＰ信号、第１ＤＯＷＮ信号となり、第１位相差検出回路の処理結果として出力される。
比較期間検出回路１０は、次に発生するデータ１００７の立上りエッジで比較イネーブル信号１００５をＬに遷移させる。この時点で、マスク回路１０５はマスク処理を開始する。
このような動作から判るように、遅延回路１０４の遅延値は、１Ｔに限定されず、０．５Ｔ以上で且つデータの立上りエッジの最短間隔の０．５Ｔ前に設定することができる。データの立上りエッジの最短間隔は２Ｔであるので、遅延回路１０４が設定できる遅延値は、０．５Ｔ以上１．５Ｔ以下となる。しかし、データの立上りエッジはジッタの影響を受けるので、実際には、１．５Ｔからジッタ分を引いた値にすることが望ましい。また、第６の実施形態で述べたように、比較期間検出回路１０が、比較イネーブル信号１００５がＨの間では比較期間の検出処理を停止する構成とすれば、比較イネーブル信号１００５がリセットされるタイミングは、リセット信号がＬになるタイミングとなるので、遅延回路１０４が取り得る遅延値は、０．５Ｔ以上２Ｔ以下の範囲で設定可能となる。
これまでの説明では、比較期間内にデータの遷移点があった場合の動作について述べた。一方、比較期間内にデータの遷移点がない場合は、比較イネーブル信号がＬのままであるため、遷移点検出回路６１と基準点検出回路６２とがＨとなったとしても、マスク回路１０５の出力はＬのまま変化せず、第１位相差検出回路の出力はＬのままとなる。
（第８の実施形態）
図１７は、図１２に示す位相比較器１に用いられる比較期間検出回路１０と位相差検出回路１１との第８の実施形態を示す。本実施形態は請求項１、３及び４記載の発明に対応する。本実施形態は請求項１３記載の発明に対応する。
第７の実施形態との相違点は、位相差検出回路１１において、遷移点検出回路１０１の出力の代わりに、比較イネーブル信号を使う構成である点である。このため、この構成では、遷移点検出回路１０１を備える必要がない。すなわち、判定回路１０３が比較イネーブル信号と基準点検出回路１０２の出力とを受信し、比較イネーブル信号に応じて基準点検出回路１０２の出力をマスクした結果としてＤＯＷＮ判定結果を出力し、基準点検出回路１０２の出力に応じて比較イネーブル信号をマスクした結果としてＵＰ判定結果を出力する構成となる。
ところで、図１７の構成は、前記第６の実施形態及び第７の実施形態で述べた、比較イネーブル信号がＨの期間は比較期間の検出処理を停止する比較期間検出回路１０を備えている。勿論、図１３及び図１５に示す構成の比較期間検出回路を用いても良いが、遅延回路１０４の遅延値は、データの立上りエッジの最短間隔で規定される。
図１７に示した構成では、位相比較動作は図１６に示す第７の実施形態と基本的には同じタイミングチャートとなるが、比較期間検出回路１０の構造の違いから、比較イネーブル信号１００５がＬに戻るタイミングだけが異なる。本構成では、リセット信号１００６がＬになるタイミングで比較イネーブル信号１００５がＬになる。
（第９の実施形態）
図１８は、本発明による位相比較器の第９の実施形態を示す。本実施形態は請求項１５及び１６記載の発明に対応する。
同図において、１は位相比較器、１０は比較期間検出回路、１１は位相差検出回路、１２はリセット生成回路、１３は第１論理和回路、１４は第２論理和回路を示す。
ここで、クロックの周波数はデータレートｆの１／５であるので、クロックの位相は５相であり、位相比較器１が備える比較期間検出回路１０、位相差検出回路１１及びリセット生成回路１２は、各々、第０〜第４までの５個ずつとなる。
第ｍ比較期間検出回路１０は、第（ｍ−１）位相のクロック信号を第１のクロックとして、第ｍ位相のクロック信号を第２のクロックとして、更に第ｍ位相差検出回路が出力する第ｍクリア信号を各々入力されて、第ｍ比較イネーブル信号を出力する。
第ｍリセット生成回路１２は、第（ｍ＋１）位相のクロック信号を反転して、第ｍリセット信号として出力する。尚、第ｍリセット信号として、第（ｍ−２）比較期間や、第（ｍ−１）比較期間にＬとなる信号を用いても良いのは、勿論である。
第ｍ位相差検出回路１１は、第ｍ比較イネーブル信号と、データと、基準クロックとしての第（ｍ＋２）位相のクロック信号と、リセット信号としての第ｍリセット信号を受信し、第ｍＵＰ信号と第ｍＤＯＷＮ信号を出力する。
各々の位相差検出回路から出力されたＵＰ信号は第１論理和回路１３において、ＤＯＷＮ信号は第２論理和回路１４において、各々、論理和が求められ、位相比較器１の位相比較結果として出力される。
比較期間検出回路１０及び位相差検出回路１１の構造を図１９に示す。同図において、Ｂ１は遷移点検出回路、Ｂ２は基準点検出回路、Ｂ３は判定回路、Ｂ４は遅延回路、Ｂ５はマスク回路を示す。
比較期間検出回路１０は、第１のクロックと第２のクロックとをデータ信号の立上りエッジに同期してラッチするフリップフロップ回路で構成されている。これらのフリップフロップ回路の出力に応じて、第１のクロックのラッチ結果がＨで且つ第２のクロックのラッチ結果がＬの場合には、比較イネーブル信号としてＨを出力し、それ以外の場合はＬを出力する。更に、これらのフリップフロップ回路は、比較イネーブル信号がＨになると、保持した結果をリセットする。その結果、比較イネーブル信号も直ぐにＬに戻るので、結果としてパルス状の信号となる。
マスク回路Ｂ５は、マスク制御信号として、比較完了信号がＬの期間にはＬを、それ以外の期間には比較イネーブル信号の立上りエッジに同期してＨを出力するフリップフロップ回路を備えており、マスク制御信号がＨの期間でのみ遷移点検出回路Ｂ１と基準点検出回路Ｂ２との出力信号を通過させ、それ以外の期間ではＬを出力する。
遷移点検出回路Ｂ１は、遅延回路Ｂ４によって遅延されたデータ信号の立上りエッジに同期してＨをラッチし、クリア信号が入力された場合には保持内容をＬにリセットするフリップフロップ回路である。また、基準点検出回路Ｂ２は、遅延回路Ｂ４によって遅延された基準クロックの立下りエッジに同期してＨをラッチし、クリア信号が入力された場合には、保持内容をＬにリセットするフリップフロップ回路である。
判定回路Ｂ３は、遷移点検出回路Ｂ１と基準点検出回路Ｂ２との両出力が全てＨの間だけ比較完了信号をＬにし、且つその期間と遅延回路Ｂ４を介して入力されるリセット信号がＬの期間、にクリア信号をＬにする。
遅延回路Ｂ４は、データ信号、基準クロック信号及びリセット信号を、各々、同じだけ遅延させて出力する。
図２０は、第１比較期間検出回路１０及び第１位相差検出回路１１の動作のタイミングチャートを示す。以下、図１９及び図２０に基づいて位相比較動作を示す。
図１８に示した位相比較器の構成より、図１９における第１のクロック信号と第２のクロック信号とは、各々、図２０における第０位相のクロックと第１位相のクロックに対応する。また、図１９における基準クロック信号は図２０における第３位相のクロックが、図２０におけるリセット信号は第２位相のクロックの反転信号が各々用いられている。
比較期間検出回路１０は、第０位相のクロックＣ００と第１位相のクロックＣ０１とをデータＣ０７の立上りエッジで保持し、第０位相のクロックＣ００の保持結果がＨであり且つ第１位相のクロックＣ０１の保持結果がＬの場合には、第１比較イネーブル信号Ｃ０５としてＨを出力し、それ以外の場合はＬを出力する。このため、図２０の最初のデータの立上りエッジでは、第１比較期間内で発生したデータＣ０７の立上りエッジに同期して第１比較イネーブル信号Ｃ０５がＨになる。しかし、この結果、第１比較期間検出回路１０内部のフリップフロップ回路がリセットされるため、第１比較イネーブル信号Ｃ０５は直ぐにＬに戻る。
遅延回路Ｂ４は、データ信号Ｃ０７、基準クロックＣ０３及びリセット信号を各々１Ｔずつ遅延して出力する。但し、遅延回路Ｂ４の遅延値は、１Ｔに限定されず、０．５Ｔ以上４Ｔ未満の範囲に設定して良い。
位相差検出回路１１では、遷移点検出回路Ｂ１と基準点検出回路Ｂ２とが、遅延回路Ｂ４によって各々遅延されたデータＣ０７の遷移点と基準クロックＣ０３の遷移点とでＨをラッチし、出力する。図２０では、基準クロックＣ０３の立下りエッジがデータＣ０７より先であるので、先ず、基準点検出回路Ｂ２が、遅延された基準クロックの立下りエッジに同期して出力信号Ｃ０９をＨに、次いで遷移点検出回路Ｂ１が、遅延されたデータの立上りエッジに同期して出力信号Ｃ０８をＨにする。遷移点検出回路Ｂ１の出力信号Ｃ０８と基準点検出回路Ｂ２の出力信号Ｃ０９とは共に判定回路Ｂ３に入力される。
判定回路Ｂ３では、遷移点検出回路Ｂ１の出力信号Ｃ０８と基準点検出回路Ｂ２の出力信号Ｃ０９とを常時観測しており、それらの信号がＨになったタイミングで比較完了信号Ｃ１０をＬに遷移させる。この結果、第１クリア信号もＬとなり、遷移点検出回路Ｂ１と基準点検出回路Ｂ２との出力Ｃ０８、Ｃ０９が各々Ｌにリセットされ、比較完了信号は再びＨに戻る。
マスク回路Ｂ５では、比較イネーブル信号Ｃ０５の立上りエッジでマスク制御信号Ｃ１１がＨとなり、遷移点検出回路Ｂ１及び基準点検出回路Ｂ２の両出力のマスク処理が解除される。一方、比較完了信号Ｃ１０がＬになると、マスク制御信号Ｃ１１がＬになり、遷移点検出回路Ｂ１及び基準点検出回路Ｂ２の両出力のマスク処理が開始される。マスク処理が解除されている間、遅延回路８４の出力信号が、そのまま第１位相差検出回路１１の処理結果である第１ＵＰ信号Ｃ１２、第１ＤＯＷＮ信号Ｃ１３として出力され、マスク処理が開始された後は、第１ＵＰ信号Ｃ１２及び第１ＤＯＷＮ信号Ｃ１３はＬに固定される。
これまでの説明では、第１比較期間内にデータＣ０７の立上りエッジが存在する場合について述べた。これに対して、第１比較期間内にデータＣ０７の立上りエッジが存在せず、その他の期間でデータＣ０７の立上りエッジが発生した場合の第１比較期間検出回路１０と第１位相差検出回路１１との動作について、次に述べる。
データＣ０７の立上りエッジが第１比較期間以外で発生した場合には、第１比較イネーブル信号Ｃ０５はＬを維持する。この結果、マスク制御信号Ｃ１１はＨになることがない。その一方で、遷移点検出回路Ｂ１はデータＣ０７の立上りエッジに同期してＨを出力するが、マスク回路Ｂ５によってマスクされ、第１ＵＰ信号Ｃ１２、第１ＤＯＷＮ信号Ｃ１３は共にＬのままとなる。
第１比較期間以外では、基準クロックの立下りエッジがないため、比較完了信号Ｃ１０はＬにならないが、遅延されたリセット信号Ｃ０６が入力されることによってクリア信号がＬとなり、Ｈになった遷移点検出回路をリセットする。
（リセット信号の別の生成例）
これまでの説明では、第ｍ位相差検出回路のリセット信号として、第（ｍ＋２）位相のクロックの立上りエッジから第（ｍ＋３）位相のクロックの立上りエッジまでの間にＬになる信号を用いたが、リセット信号の発生タイミング及びパルス幅も任意に変更することが可能であるのは勿論である。その際には、遅延回路の遅延値をｄとすると、第ｍ位相のクロックの立上りエッジから遅延値ｄだけ経過した時点以降にリセットがかかり、第（ｍ−１）位相のクロックの次サイクルの立上りエッジまでの期間にリセットが解除されるようにしなければならない。
但し、第３〜第４及び第６〜第７の実施形態においては、第ｍ位相差検出回路の遷移点検出回路は、第ｍ比較期間に入る時点で値がリセットされていなければならない。データがジッタを含まず、データビットの幅が正確にＴとなっている状態では、ここまでの説明のように、リセットが第（ｍ−１）位相のクロックの立上りエッジで解除されても問題ない。ここまでの説明では、このような理想的な状態を前提として行ったが、データがジッタを含む場合は、第ｍ比較期間開始のＴ−ｊ（ｊはジッタ）前の時点にデータの立上りエッジが発生する可能性があるため、リセットは、次の第ｍ比較期間の開始直前からそのＴ−ｊ前までの間の任意の時点まで維持されなければならない。
また、これまでの説明では、第ｍ位相差検出回路のマスク回路におけるマスク処理の開始タイミングをリセット信号の立上りエッジとしてきたが、第ｍ比較期間が完了した時点から遅延回路の遅延値ｄとマスク回路を信号が通過するのに必要な時間ｐだけ経過した時点から次サイクルの第ｍ比較期間の開始までの間に設定できることは勿論である。
尚、ここまでの説明では、遷移点検出回路は、データの立上りエッジに同期して動作する構成を備えていたが、データの立下りエッジに同期していても良い。更にデータの立上りエッジ及び立下りエッジの両方に同期していても良く、この場合には、位相比較動作の頻度が２倍になるので、感度が向上する。但し、先にも述べた通り、第３〜第４及び第６〜第７の実施形態においては、第ｍ位相差検出回路の遷移点検出回路は、第ｍ比較期間に入る時点で値がリセットされていなければならないので、第ｍ位相のクロックの立上りエッジから遅延値ｄだけ経過した時点以降の任意の時点から次の第ｍ比較期間の開始直前からその０．５Ｔ−ｊ前までの間の任意の時点まで維持されなければならない。
（位相調整回路の構成例）
次に、これまで説明してきた位相比較器を利用した位相調整回路について説明する。本実施形態は請求項１７及び１８記載の発明に対応する。ここでは、位相比較器は、位相数がＮ（Ｎは１以上の整数）のクロックを用いて位相比較動作を行うこととする。
図２１は、これまでに述べた位相比較器１を用いた位相調整回路の一構成例を示す。同図において、１は位相比較器、２はチャージポンプ、３はローパスフィルタ、４はＶＣＯを示す。
位相比較器１は、第１〜第８の実施形態までに説明した位相比較器であり、データと、ＶＣＯ４が出力するＮ相のクロック各々との位相比較を行い、位相比較結果として、ＵＰ信号とＤＯＷＮ信号とをチャージポンプ２に出力する。チャージポンプ２は、受信したＵＰ信号、ＤＯＷＮ信号に応じて電流のＯＮ／ＯＦＦを制御することによって、ＶＣＯ４の制御電圧を変化させる。一方、ローパスフィルタ３は、ＶＣＯ４の制御電圧の高周波成分を除去する。こうして制御される制御電圧に応じてＶＣＯ４はクロックの周波数を変化させることによりデータとクロックとの位相関係及びクロック周波数を調整する。
位相比較器１によってＶＣＯ４のクロックの調整が行われると、ＶＣＯ４のクロックの立上りエッジは、データビットのほぼ中央に位置することになる。よって、ＶＣＯ４から出力される第０位相のクロックから第Ｎ位相のクロックまでを使って順次データをラッチすることによって、容易に位相調整が実現できる。
図２２は、これまでに述べた位相比較器１を用いた位相調整回路の更に別の構成例を示す。同図において、１は位相比較器、２はチャージポンプ、３はローパスフィルタ、５はＰＬＬ、６はＤＬＬ、７は遅延線を示す。
ＰＬＬ５は、周波数がデータレートｆの１／Ｎのクロックを出力する。ＤＬＬ６は、ＰＬＬ５が出力するクロックを、ローパスフィルタ３が出力する制御電圧に応じた分だけ遅延される。 更に、遅延線７は、遅延値がＴである遅延素子をＮ−１段備えており、各々の位相差がＴのＮ相のクロックを出力する。位相比較器１は、このＮ相のクロックとデータとの間で位相比較を行い、ＵＰ信号とＤＯＷＮ信号とを出力する。チャージポンプ２は、受信したＵＰ信号、ＤＯＷＮ信号に応じて電流のＯＮ／ＯＦＦを制御することにより、ＤＬＬ６の制御電圧を変化させる。一方、ローパスフィルタ３は、ＤＬＬ６の制御電圧の高周波成分を除去する。こうして制御される制御電圧に応じてＤＬＬ６が遅延値をさせることによって、データとクロックとの位相差が調整される。このように調整されたクロックの立上りエッジは、データビットのほぼ中央に位置することになる。よって、遅延線７から出力される第０位相のクロックから第Ｎ位相のクロックまでを使って順次データをラッチすることによって、容易に位相調整が実現できる。
尚、ここまでの説明では、全ての実施形態において、クロックが５相（奇数）の場合について述べたが、これらのクロックが差動信号であると考えれば、位相差が０．５Ｔで周波数がｆ／５の１０相（偶数）のクロックがあるシステムとみることができるので、クロックの位相数が偶数であっても、これまでの説明と同様の動作をすることが判る。このとき、これまでの説明において基準点検出回路が基準クロックの立下りエッジを反転して用いていたが、その代わりに基準クロックの差動ペアであるクロックの立上りエッジを用いても良いことは容易に類推できる。
以上説明したように、本発明は、位相差の検出において高精度な遅延セルなどを必要としない簡易な構成であり、温度や電源電圧の変動に対しても安定した動作が可能であると共に、比較期間内で正常に位相比較が行われたかどうかを判定できるので、位相比較器や位相調整回路等の用途に適用でき、高速なデータ通信への適用技術として有用である。
本発明の第１及び第２の実施形態の位相比較器の全体構成を示す図である。 同位相比較器に備える位相差検出回路の構成を示す図である。 同位相差検出回路のデータ遷移ありの場合の動作チャートを示す図である。 同位相差検出回路のデータ遷移なしの場合の動作チャートを示す図である。 本発明の第２の実施形態の位相比較器に備える位相差検出回路の構成を示す図である。 同位相差検出回路の動作チャートを示す図である。 本発明の第３及び第４の実施形態の位相比較器の全体構成を示す図である。 本発明の第３の実施形態の位相比較器に備える位相差検出回路の構成を示す図である。 同位相差検出回路の動作チャートを示す図である。 本発明の第４の実施形態の位相比較器に備える位相差検出回路の構成を示す図である。 本発明の第４の実施形態の位相比較器の全体構成を示す図である。 本発明の第５の実施形態の位相比較器に備える位相差検出回路の構成を示す図である。 本発明の第６〜第８の実施形態の位相比較器の全体構成を示す図である。 発明の第６の実施形態の位相比較器に備える位相差検出回路の構成を示す図である。 同位相差検出回路の動作チャートを示す図である。 第７の実施形態の位相比較器に備える位相差検出回路の構成を示す図である。 同位相差検出回路の動作チャートを示す図である。 本発明の第８の実施形態の位相比較器に備える位相差検出回路の構成を示す図である。 本発明の第９の実施形態の位相比較器の全体構成を示す図である。 同位相比較器に備える位相差検出回路の構成を示す図である。 同位相差検出回路の動作チャートを示す図である。 位図１は相調整回路の構成例を示す図である。 位相調整回路の別の構成例を示す図である。 従来の位相差検出回路の構成を示す図である。 従来の位相差検出回路の別の構成を示す図である。 同従来の位相差検出回路の動作チャートを示す図である。
符号の説明
１ 位相比較器
２ チャージポンプ
３ ローパスフィルタ
４ ＶＣＯ
５ ＰＬＬ
６ ＤＬＬ
７ 遅延線
１０ 比較期間検出回路（比較期間検出手段）
１１ 位相差検出回路（位相差検出手段）
１２ リセット生成回路
１３ 第１論理和回路
１４ 第２論理和回路
４１、６１、８１、１０１ 遷移点検出回路（遷移点検出手段）
４２、６２、８２、１０２ 基準点検出回路（基準点検出手段）
４３、６３、８３、１０３ 判定回路（判定手段）
４４、６４、８４、１０４ 遅延回路（遅延手段）
４５、６５、８５、１０５ マスク回路（マスク手段）
１４１ 比較期間検出回路
１４２ ウィンドウ設定回路
１４３ 遷移点検出回路
１４４ 基準点検出回路
１４５ 判定回路
１４６ 遅延回路

Claims (18)

  1. データレートが１／Ｔｂｐｓであるデータ通信において、周期が（２Ｎ＋１）Ｔ（Ｎは１以上の整数）であり且つ位相差が１Ｔである２Ｎ＋１相のクロック信号によって位相調整及びデータ受信を行うクロックデータリカバリ手段に用いられ、
    前記２Ｎ＋１相のクロック信号のうち第（ｍ−１）位相（ｍ−１は、０以上の場合は２Ｎ＋１で除算した剰余、負の場合はｍ＋２Ｎ）のクロック信号を第１のクロック信号とし、第ｍ位相（ｍは０以上２Ｎ以下の整数）のクロック信号を第２のクロック信号として、
    前記第１のクロック信号の立上りエッジから前記第２のクロック信号の立上りエッジまでの間の期間として規定される第ｍ比較期間であるかを判定し、第ｍ比較イネーブル信号として出力する２Ｎ＋１個の比較期間検出手段と、
    第（Ｎ＋ｍ）位相（Ｎ＋ｍは２Ｎ＋１で除算した剰余）のクロック信号を基準クロックとし、
    前記第ｍ比較イネーブル信号、前記データ及び前記基準クロックを入力とし、前記第ｍ比較イネーブル信号が活性のときに前記基準クロックと前記データの位相差情報を出力する２Ｎ＋１個の位相差検出手段と
    を備えたことを特徴とする位相比較器。
  2. データレートが１／Ｔｂｐｓであるデータ通信において、周期がＮＴ（Ｎは１以上の整数）であり且つ位相差が０．５Ｔである２Ｎ相のクロック信号によって位相調整及びデータ受信を行うクロックデータリカバリ手段に用いられ、
    前記２Ｎ相のクロック信号のうち第（２ｍ−２）位相（２ｍ−２は、０以上の場合は２Ｎで除算した剰余、負の場合は２ｍ＋２Ｎ−２）のクロック信号を第１のクロック信号とし、第２ｍ位相（ｍは０以上Ｎ−１以下の整数）のクロック信号を第２のクロック信号として、
    前記第１のクロック信号の立上りエッジから前記第２のクロック信号の立上りエッジまでの間の期間として規定される第ｍ比較期間であるかを判定し、第ｍ比較イネーブル信号として出力するＮ個の比較期間検出手段と、
    第（２ｍ−１）位相（２ｍ−１は０以上の場合は２Ｎで除算した剰余、負の場合は２ｍ＋２Ｎ−１）のクロック信号を基準クロックとして、
    前記第ｍ比較イネーブル信号、前記データ及び前記基準クロックを入力とし、前記第ｍ比較イネーブル信号が活性のときに前記基準クロックと前記データとの位相差情報を出力するＮ個の位相差検出手段と
    を備えたことを特徴とする位相比較器。
  3. 前記請求項１又は２記載の位相比較器において、
    前記比較期間検出手段は、データ信号の遷移点が前記比較期間に発生したかを判定して比較イネーブル信号を出力し、
    前記位相差検出手段は、
    前記基準クロックのエッジを検出し、ＤＯＷＮ信号として出力する基準点検出手段と、
    前記データ信号の遷移点を検出し、ＵＰ信号として出力する遷移点検出手段と、
    前記ＵＰ信号を入力とし、前記比較期間内にデータの遷移点の有無を判定する判定手段と、
    前記ＵＰ信号と前記ＤＯＷＮ信号とを各々遅延させる遅延手段と、
    前記判定手段の出力に応じて、データの遷移があった場合は前記遅延手段の出力を通過させる一方、データの遷移が無かった場合は前記遅延手段の出力をマスクするマスク手段と
    を備えたことを特徴とする位相比較器。
  4. 前記請求項３記載の位相比較器において、
    前記比較期間検出手段は、前記第１のクロック信号がＨで且つ前記第２のクロック信号がＬの間に、前記比較イネーブル信号を活性し、
    前記遷移点検出手段は、前記比較期間内に前記データ信号の遷移点を検出した場合には、前記ＵＰ信号として保持すると共に出力し、前記判定手段が出力するクリア信号を受信した場合には、保持している内容をリセットし、
    前記基準点検出手段は、前記比較期間に存在するクロックエッジを検出して、前記ＤＯＷＮ信号として保持すると共に出力し、前記判定手段が出力するクリア信号を受信した場合には、保持している内容をリセットし、
    前記判定手段は、前記ＵＰ信号と前記ＤＯＷＮ信号との両方が出力された場合には、比較完了信号を出力し、更に、前記第ｍ位相のクロック信号の立上りエッジから前記遅延手段で規定される遅延値が経過した時点から前記第１のクロック信号の次の立上りエッジまでの間の任意のタイミングで与えられるリセット信号と前記比較完了信号との何れかが出力された場合には、前記クリア信号を出力し、
    前記マスク手段は、前記比較完了信号が出力されたときに、前記遅延手段の出力のマスク処理を停止し、前記リセット信号が出力された場合にマスク処理を開始する
    ことを特徴とする位相比較器。
  5. 前記請求項３記載の位相比較器において、
    前記比較期間検出手段は、前記第１のクロック信号がＨで且つ前記第２のクロック信号がＬの間に、前記比較イネーブル信号を活性し、
    前記遷移点検出手段は、前記比較期間内に前記データ信号の遷移点を検出した場合には、前記ＵＰ信号として保持すると共に出力し、前記第２のクロック信号の立上りエッジから前記遅延手段で規定される遅延値が経過した時点から前記第１のクロック信号の次の立上りエッジまでの間の任意のタイミングで与えられるリセット信号を受信した場合には、保持している内容をリセットし、
    前記基準点検出手段は、前記比較期間に存在する前記基準クロックのクロックエッジを検出して、前記ＤＯＷＮ信号として保持すると共に出力し、前記リセット信号を受信した場合には、保持している内容をリセットし、
    前記判定手段は、前記ＵＰ信号と前記ＤＯＷＮ信号との何れか一方が出力されている場合には、出力されている信号をそのまま出力し、それ以外の場合には出力を停止し、
    前記マスク手段は、前記遷移点検出手段が前記ＵＰ信号を出力していない場合には、前記遅延手段の出力をマスクする
    ことを特徴とする位相比較器。
  6. 前記請求項３記載の位相比較器において、
    前記比較期間検出手段は、前記第１のクロック信号及び前記第２のクロック信号を前記データ信号の遷移点で保持し、前記第２のクロック信号の立上りエッジから前記判定手段の出力が確定するのに必要な期間経過した時点から前記第１のクロック信号の次の立上りエッジまでの間の任意のタイミングでリセットされ、前記第１のクロック信号の保持結果がＨであり且つ前記第２のクロック信号の保持結果がＬである場合には、比較イネーブル信号を出力し、
    前記遷移点検出手段は、前記データ信号の遷移点を検出した場合には、前記ＵＰ信号として保持すると共に出力し、前記判定手段が出力するクリア信号を受信した場合には保持している内容をリセットし、
    前記基準点検出手段は、前記基準クロックのクロックエッジを検出した場合には、前記ＤＯＷＮ信号として保持すると共に出力し、前記判定手段が出力するクリア信号を受信した場合には、保持している内容をリセットし、
    前記判定手段は、前記ＵＰ信号、前記ＤＯＷＮ信号及び前記比較イネーブル信号の全てが出力された場合には、比較完了信号を出力し、更に前記第２のクロック信号の立上りエッジから前記遅延手段で規定される遅延値が経過した時点以降の任意のタイミングで出力され且つ前記第１のクロック信号の次の立上りエッジ直前の長さＴの期間内の任意のタイミングで停止されるリセット信号を受信した場合、前記比較完了信号を出力する場合、及び前記マスク手段がマスク停止信号を停止している場合の何れかの場合には、前記クリア信号を出力し、
    前記マスク手段は、前記比較完了信号が出力されたときに前記マスク停止信号を出力して前記遅延手段の出力のマスク処理を停止し、前記リセット信号が出力された場合には、前記マスク停止信号を停止してマスク処理を開始する
    ことを特徴とする位相比較器。
  7. 請求項６記載の位相比較器において、
    前記マスク手段は、
    前記比較完了信号が出力されたときに前記マスク停止信号を出力し、前記リセット信号が出力された場合に前記マスク停止信号を停止し、前記比較イネーブル信号が出力されている期間はマスク処理を停止し、それ以外の期間はマスク処理を行う
    ことを特徴とする位相比較器。
  8. 請求項３記載の位相比較器において、
    前記比較期間検出手段は、前記第１のクロック信号及び前記第２のクロック信号を前記データ信号の遷移点で保持し、前記第２のクロック信号の立上りエッジから前記遅延手段で規定される遅延値が経過した時点以降の任意のタイミングで出力され且つ前記第１のクロック信号の次の立上りエッジ直前の長さＴの期間内の任意のタイミングで停止されるリセット信号を受信した場合には、保持している内容をリセットし、前記第１のクロック信号の保持結果がＨであり且つ前記第２のクロック信号の保持結果がＬである場合には、比較イネーブル信号を出力し、
    前記遷移点検出手段は、前記データ信号の遷移点を検出した場合には前記ＵＰ信号として保持すると共に出力し、前記リセット信号を受信した場合には保持している内容をリセットし、
    前記基準点検出手段は、前記比較期間に存在するクロックエッジを検出し、前記ＤＯＷＮ信号として保持すると共に出力し、前記リセット信号を受信した場合には保持している内容をリセットし、
    前記判定手段は、前記ＵＰ信号と前記ＤＯＷＮ信号との何れか一方が出力されている場合には、出力されている信号をそのまま出力し、それ以外の場合には出力を停止し、
    前記マスク手段は、前記遷移点検出手段が前記ＵＰ信号を出力し且つ前記比較イネーブル信号が出力されている場合には、前記遅延手段の出力を通過し、それ以外の場合はマスクする
    ことを特徴とする位相比較器。
  9. 前記請求項１又は２記載の位相比較器において、
    前記比較期間検出手段は、
    データ信号の遷移点における前記第１のクロック信号及び前記第２のクロック信号の状態に応じて、前記比較イネーブル信号を活性し、
    前記位相差検出手段は、
    前記基準クロックのエッジを検出し、ＤＯＷＮ信号として出力する基準点検出手段と、
    前記比較イネーブル信号を入力とし、前記比較期間内のデータの遷移点の有無を判定する判定手段と、
    前記比較イネーブル信号及び前記ＤＯＷＮ信号を各々遅延させる遅延手段と、
    前記判定手段の出力に応じて、データの遷移があった場合には、前記遅延手段の出力を通過させ、データの遷移がなかった場合には、前記遅延手段の出力をマスクするマスク手段と
    を備えたことを特徴とする位相比較器。
  10. 前記請求項９記載の位相比較器において、
    前記比較期間検出手段は、前記第１のクロック信号及び前記第２のクロック信号を前記データ信号の遷移点で保持し、前記判定手段が出力するクリア信号を受信した場合にはリセットされ、前記第１のクロック信号の保持結果がＨであり且つ前記第２のクロック信号の保持結果がＬである場合には、比較イネーブル信号を出力し、
    前記基準点検出手段は、前記基準クロックのクロックエッジを検出した場合には、前記ＤＯＷＮ信号として保持すると共に出力し、前記クリア信号を受信した場合には、保持している内容をリセットし、
    前記判定手段は、前記比較イネーブル信号と前記ＤＯＷＮ信号とが共に出力された場合には、比較完了信号を出力し、更に前記第２のクロック信号の立上りエッジから前記遅延手段で規定される遅延値が経過した時点から前記第１のクロック信号の次の立上りエッジまでの間の任意のタイミングで与えられるリセット信号を受信した場合、前記比較完了信号を出力する場合、及び前記マスク手段がマスク停止信号を停止している場合の何れかの場合には、前記クリア信号を出力し、
    前記マスク手段は、前記比較完了信号が出力されたときに前記マスク停止信号を出力して前記遅延手段の出力のマスク処理を停止し、前記リセット信号が出力された場合には、前記マスク停止信号を停止してマスク処理を開始する
    ことを特徴とする位相比較器。
  11. 前記請求項９記載の位相比較器において、
    前記比較期間検出手段は、前記比較イネーブル信号が出力されていない場合には、前記第１のクロック信号及び前記第２のクロック信号を前記データ信号の遷移点で保持し、前記第２のクロック信号の立上りエッジから前記遅延手段で規定される遅延値が経過した時点から前記第１のクロック信号の次の立上りエッジまでの間の任意のタイミングで与えられるリセット信号を受信した場合には、リセットされ、前記第１のクロック信号の保持結果がＨであり且つ前記第２のクロック信号の保持結果がＬである場合には、比較イネーブル信号を出力し、
    前記基準点検出手段は、前記基準クロックのクロックエッジを検出した場合には、前記ＤＯＷＮ信号として保持すると共に出力し、前記リセット信号を受信した場合には、保持している内容をリセットし、
    前記判定手段は、前記比較イネーブル信号と前記ＤＯＷＮ信号との何れか一方が出力されている場合には、出力されている信号をそのまま出力し、それ以外の場合は出力を停止し、
    前記マスク手段は、前記比較イネーブル信号が出力されている場合には、前記遅延手段の出力を通過し、それ以外の場合はマスクする
    ことを特徴とする位相比較器。
  12. 前記請求項４、６、７及び１０の何れか１項に記載の位相比較器において、
    前記マスク手段は、クロック入力ピンに入力された信号に応じて、データ入力ピンに入力された信号を保持且つ出力し、リセット入力ピンに入力された信号に応じて、前記保持した内容をリセットするデータ保持手段であり、
    前記リセット入力ピンに前記比較完了信号が入力され、前記データ入力ピンが電源電圧に固定され、前記クロック入力ピンに、前記第２のクロック信号の立上りエッジから前記遅延手段で規定される遅延値が経過した時点以降の任意のタイミングで出力され且つ前記第１のクロック信号の次の立上りエッジまでの任意のタイミングで解除されるリセット信号が入力される
    ことを特徴とする位相比較器。
  13. 前記請求項６〜１２の何れか１項に記載の位相比較器において、
    前記比較期間検出手段は、前記第１のクロック信号及び前記第２のクロック信号を前記データ信号の遷移点で保持し、前記ＵＰ信号が出力されていると共に前記第１のクロック信号の保持結果がＨであり且つ前記第２のクロック信号の保持結果がＬである場合には、比較イネーブル信号を出力する
    ことを特徴とする位相比較器。
  14. 前記請求項３〜１３の何れか１項に記載の位相比較器において、
    前記遅延手段の遅延値は、０．５Ｔ以上で且つ前記クロック信号の周期−０．５Ｔ未満である
    ことを特徴とする位相比較器。
  15. 前記請求項１又は２記載の位相比較器において、
    前記比較期間検出手段は、データ信号の遷移点が前記比較期間に発生したかを判定して、比較イネーブル信号を出力し、
    前記位相差検出手段は、
    前記データ信号及び前記基準クロックを各々遅延させる遅延手段と、
    前記遅延された基準クロックのエッジを検出し、ＤＯＷＮ信号として出力する基準点検出手段と、
    前記遅延されたデータ信号の遷移点を検出し、ＵＰ信号として出力する遷移点検出手段と、
    前記ＵＰ信号及び前記ＤＯＷＮ信号を入力とし、位相差検出処理の状態を判定する判定手段と、
    前記比較イネーブル信号に応じて、前記ＵＰ信号と前記ＤＯＷＮ信号との出力を開始し、前記判定手段の出力に応じて、前記ＵＰ信号と前記ＤＯＷＮ信号との出力を停止させるマスク手段と
    を備えたことを特徴とする位相比較器。
  16. 前記請求項１５記載の位相比較器において、
    前記比較期間検出手段は、前記第１のクロック信号及び前記第２のクロック信号を前記データ信号の遷移点で保持し、前記第１のクロック信号の保持結果がＨであり且つ前記第２のクロック信号の保持結果がＬである場合には、比較イネーブル信号を出力し、前記データ信号の遷移点から前記比較イネーブル信号が確定するのに必要な期間経過した時点から前記第１のクロック信号の次の立上りエッジまでの間の任意のタイミングでリセットされ、
    前記遅延手段は、前記データ信号と、前記基準クロックと、前記第２のクロック信号の立上りエッジから前記遅延手段で規定される遅延値が経過した時点以降の任意のタイミングで出力され且つ前記第１のクロック信号の次の立上りエッジ直前の長さＴの期間内の任意のタイミングで停止されるリセット信号とを遅延させて、各々、遅延データ信号と、遅延基準クロックと、遅延リセット信号とを出力し、
    前記遷移点検出手段は、前記遅延データ信号の遷移点を検出した場合には、前記ＵＰ信号として保持すると共に出力し、前記判定手段が出力するクリア信号を受信した場合には、保持している内容をリセットし、
    前記基準点検出手段は、前記遅延基準クロックのクロックエッジを検出した場合には、前記ＤＯＷＮ信号として保持すると共に出力し、前記判定手段が出力するクリア信号を受信した場合には、保持している内容をリセットし、
    前記判定手段は、前記ＵＰ信号と前記ＤＯＷＮ信号との両方が出力された場合には、比較完了信号を出力し、更に前記遅延リセット信号を受信した場合、及び前記比較完了信号が出力された場合の何れかの場合は前記クリア信号を出力し、
    前記マスク手段は、前記比較完了信号が出力されたときに前記ＵＰ信号と前記ＤＯＷＮ信号とのマスク処理を開始し、前記比較イネーブル信号が出力されたときにマスク処理を停止して前記ＵＰ信号及び前記ＤＯＷＮ信号を通過させる
    ことを特徴とする位相比較器。
  17. データレートが１／Ｔｂｐｓであるデータ通信において、
    位相差が発振周波数の１／Ｎ（Ｎは１以上の整数）のＮ相のクロック信号を出力するＶＣＯと、
    前記Ｎ相のクロック信号と受信データを入力とする請求項３又は６記載の位相比較器と、
    前記位相比較器が出力するＵＰ信号とＤＯＷＮ信号とに応じて電流を制御するチャージポンプと、
    前記チャージポンプの出力電流を電圧に変換するローパスフィルタとを有し、
    前記ローパスフィルタの出力電圧に応じて前記ＶＣＯの発振周波数を制御する ことを特徴とする位相調整回路。
  18. データレートが１／Ｔｂｐｓであるデータ通信において、
    発振周波数がＮＴ（Ｎは１以上の整数）のＰＬＬと、
    前記ＰＬＬの出力クロックを遅延するＤＬＬと、
    前記ＤＬＬの出力を入力としてＴずつ位相がずれたＮ相のクロック信号を出力する遅延線と、
    前記Ｎ相のクロック信号と受信データを入力とする請求項３又は６記載の位相比較器と、
    前記位相比較器が出力するＵＰ信号とＤＯＷＮ信号とに応じて電流を制御するチャージポンプと、
    前記チャージポンプの出力電流を電圧に変換するローパスフィルタとを有し、
    前記ローパスフィルタの出力電圧に応じて、前記ＤＬＬの遅延値を制御する
    ことを特徴とする位相調整回路。
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