KR100822307B1

KR100822307B1 - 데이터 구동 회로 및 지연 고정 루프

Info

Publication number: KR100822307B1
Application number: KR1020070095802A
Authority: KR
Inventors: 이용재
Original assignee: 주식회사 아나패스
Priority date: 2007-09-20
Filing date: 2007-09-20
Publication date: 2008-04-16
Also published as: TW200922144A; US7812656B2; US20090079477A1; JP4913108B2; TWI407698B; JP2009077403A

Abstract

본 발명은 데이터 구동 회로 및 지연 고정 루프에 관한 발명으로서, 특히 아날로그 데이터 신호를 디스플레이 패널에 인가할 때 발생하는 오류 등에도 불구하고 정상적으로 동작할 수 있는 데이터 구동 회로 및 지연 고정 루프에 관한 발명이다.

본 발명의 일측면은 제1 클록 신호를 입력받아 제2 클록 신호를 출력하는 지연 고정 루프에 있어서, 상기 제1 클록 신호, 상기 제2 클록 신호 및 적어도 하나의 지연 신호에 따라 위상 차 신호-상기 위상 차 신호는 상기 제1 클록 신호 또는 상기 제2 클록 신호에 따라 상기 제1 클록 신호 및 상기 제2 클록 신호 사이의 위상 차에 해당하는 값을 가지고, 상기 적어도 하나의 지연 신호에 따라 위상 차 없음에 해당하는 값을 가짐-를 출력하는 위상 검출기; 및 상기 제1 클록 신호를 지연시킴으로써 상기 제2 클록 신호 및 상기 적어도 하나의 지연 신호를 구하는 지연 선-상기 제1 클록 신호에 대한 상기 제2 클록 신호의 지연인 제1 지연은 상기 위상 차 신호에 따라 변경됨-을 구비하는 지연 고정 루프를 제공한다.

Description

데이터 구동 회로 및 지연 고정 루프{DATA DRIVING CIRCUIT AND DELAY LOCKED LOOP}

도 1은 본 발명의 제1 실시예에 의한 데이터 구동 회로를 나타내는 도면으로서, 특히 제1 클록 신호가 제1 데이터 신호 사이에 제1 데이터 신호와 다른 신호 크기로 임베딩되어 수신되는 경우의 예를 나타내는 도면이다.

도 2는 도 1의 데이터 구동 회로에 채용된 멀티레벨 검출부(10)의 일례를 나타내는 도면이다.

도 3은 수신 신호(S_R_P, S_R_N), 기준 전압(V_REF_H, V_REF_L), 제1 클록 신호(S_CLK1) 및 제1 데이터 신호(S_DATA1)를 나타내는 도면이다.

도 4는 도 1의 데이터 구동 회로에 채용된 DLL(20)의 일례를 나타내는 도면이다.

도 5는 로드 신호(TP), 제1 클록 신호(S_CLK1), 제2 클록 신호(S_CLK2), 제1 지연 신호(S_DL1), 제2 지연 신호(S_DL2), 위상 차 신호(UP, DN), 및 고주파 성분이 제거된 위상 차 신호(V_LPF)를 나타내는 도면이다

도 6은 도 4에 채용된 위상 검출기(21)의 일례를 나타내는 도면이다.

도 7은 도 4에 채용된 지연 선(23)의 일례를 나타내는 도면이다.

도 8은 도 1의 데이터 구동 회로에 채용된 데이터 구동부(30)의 일례를 나타 내는 도면이다.

도 9는 제1 내지 제4 데이터 신호(S_DATA1, S_DATA2, S_DATA3, S_DATA4), 제2 클록 신호(S_CLK2) 및 로드 신호(TP)를 나타내는 도면이다.

도 10은 본 발명의 제2 실시예에 의한 데이터 구동 회로를 나타내는 도면으로서, 특히 제1 클록 신호와 제1 데이터 신호가 별도의 신호 선을 통하여 수신되는 경우의 예를 나타내는 도면이다.

데이터 구동 회로는 타이밍 제어부로부터 전달되는 데이터 신호에 대응하는 아날로그 데이터 신호를 디스플레이 패널에 인가하는 기능을 수행한다. 데이터 구동 회로는 타이밍 제어부로부터 데이터 신호와 함께 데이터 신호에 동기화된 클록 신호(수평 동기 신호로도 호칭됨)도 수신하며, 수신된 클록 신호로부터 원래의 클록 신호를 복원하기 위하여 지연 고정 루프(delay locked loop, 이하 간략히 DLL이 라 함)을 포함하기도 한다. 한편, 데이터 구동 회로로부터 디스플레이 패널로 출력되는 아날로그 데이터 신호가 변경되면, 데이터 구동 회로로부터 디스플레이 패널에 순간적으로 많은 전류가 흐르게 되며, 이는 데이터 구동 회로에 잡음(일례로 데이터 구동 회로의 전원 전압 및/또는 접지 전압을 순간적으로 변동시킨다.)을 야기한다. 이러한 잡음으로 인하여 지연 고정 루프로 입력되는 수신 클록 신호 중 한 개 또는 복수의 클록이 결여될 수 있다. 이와 같은 클록의 결여는 DLL을 언락(unlock) 상태로 만들 수 있다. DLL이 언락 상태가 되면, 다시 락(lock) 상태로 복원되기까지 상당한 시간이 소요된다. 따라서, 단기간 동안 발생한 수신 클록 신호의 오류가 DLL의 언락으로 인하여 장기간으로 확대된다는 문제점이 발생한다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 문제점들을 해결하기 위한 것으로서, 데이터 구동 회로로부터 디스플레이 패널로 인가되는 아날로그 데이터 신호가 변경됨으로 인하여 수신 클록 신호 중 일부 클록이 결여됨에도 불구하고, DLL을 락 상태로 유지할 수 있는 데이터 구동 회로 및 이에 사용될 수 있는 지연 고정 루프를 제공하는 것이다.

상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 제1 클록 신호를 입력받아 제2 클록 신호를 출력하는 지연 고정 루프에 있어서, 상기 제1 클록 신호, 상기 제2 클록 신호 및 적어도 하나의 지연 신호에 따라 위상 차 신호-상기 위상 차 신호는 상기 제1 클록 신호 또는 상기 제2 클록 신호에 따라 상기 제1 클록 신호 및 상기 제2 클록 신호 사이의 위상 차에 해당하는 값을 가지고, 상기 적어도 하나의 지연 신호에 따라 위상 차 없음에 해당하는 값을 가짐-를 출력하는 위상 검출기; 및 상기 제1 클록 신호를 지연시킴으로써 상기 제2 클록 신호 및 상기 적어도 하나의 지연 신호를 구하는 지연 선-상기 제1 클록 신호에 대한 상기 제2 클록 신호의 지연인 제1 지연은 상기 위상 차 신호에 따라 변경됨-을 구비하는 지연 고정 루프를 제공한다.

본 발명의 제 2 측면은 제1 클록 신호와 제2 클록 신호-상기 제2 클록 신호는 상기 제1 클록 신호를 지연시킴으로써 얻음- 사이의 지연인 제1 지연을 제어하는 방법에 있어서, (a) 상기 제1 클록 신호 또는 상기 제2 클록 신호에 따라 상기 제1 클록 신호 및 상기 제2 클록 신호 사이의 위상 차에 대응하는 위상 차 신호를 제공하는 단계; (b) 제1 지연 신호-상기 제1 지연 신호는 상기 제1 클록 신호를 지연시킴으로써 얻어짐-에 따라 위상 차 없음에 해당하는 상기 위상 차 신호를 제공하는 단계; 및 (c) 상기 위상 차 신호에 따라 상기 제1 지연을 조절하는 단계를 구비하는 제1 지연을 제어하는 방법을 제공한다.

본 발명의 제3 측면은 제1 데이터 신호 및 제1 클록 신호를 입력받아, 디스플레이 패널로 전달될 제2 데이터 신호를 출력하는 데이터 구동 회로에 있어서, 상기 제1 데이터 신호를 제2 클록 신호에 따라 샘플링하고, 아날로그 변환함으로써 얻어진 상기 제2 데이터 신호를 출력하는 데이터 구동부; 및 상기 제1 클록 신호로 부터 상기 제2 클록 신호-상기 제1 클록 신호와 상기 제2 클록 신호 사이에 지연이 존재하며, 상기 지연은 상기 제1 클록 신호 및 상기 제2 클록 신호 사이의 위상 차에 대응하는 위상 차 신호에 따라 변경되며, 상기 위상 차 신호가 위상 차 있음에 해당하는 값을 가지는 기간이 제한됨-를 생성하는 지연 고정 루프를 구비하는 데이터 구동 회로를 제공한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인하여 한정되는 식으로 해석되어 져서는 안된다. 본 발명의 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되는 것이다.

도 1을 참조하면, 데이터 구동 회로는 멀티레벨 검출부(10), 지연 고정 루프(delay locked loop, 이하 간략히 DLL 이라 함, 20) 및 데이터 구동부(30)를 구비한다.

멀티레벨 검출부(10)는 수신 신호(S_R)로부터 제1 클록 신호(S_CLK1)를 추출하는 기능을 수행한다. 멀티레벨 검출부(10)는 수신 신호(S_R)로부터 제1 데이터 신호(S_DATA1)도 추출할 수도 있다. 수신 신호(S_R)는 제1 클록 신호(S_CLK1) 및 제1 데이터 신호(S_DATA1)을 구비한다. 제1 클록 신호(S_CLK1)은 제1 데이터 신호(S_DATA1) 사이에 제1 데이터 신호(S_DATA1)와 다른 신호 크기로 임베딩되어 있다. 따라서, 수신 신호(S_R)의 크기를 이용하여 수신 신호(S_R)로부터 제1 클록 신호(S_CLK1)을 추출할 수 있다. 또한, 수신 신호(S_R)의 극성을 이용하여, 수신 신호(S_R)로부터 제1 데이터 신호(S_DATA1)을 추출할 수 있다. 수신 신호(S_R)는 타이밍 제어부(timing controller, 미도시)로부터 전송된다. 수신 신호(S_R)는 타이밍 제어부와 데이터 구동 회로를 연결하는 하나의 배선을 사용한 단일 신호 방식(single-ended signalling) 또는 2개의 배선을 사용한 차동 신호 방식(differential signalling)으로 전달될 수 있다. 차동 신호 방식은 일례로 LVDS(low voltage differential signalling) 방식일 수 있다.

DLL(20)은 제1 클록 신호(S_CLK1)로부터 제2 클록 신호(S_CLK2)를 구한다. 제1 클록 신호(S_CLK1)과 제2 클록 신호(S_CLK2) 사이에는 지연이 존재하며, 지연은 제1 클록 신호(S_CLK1)와 제2 클록 신호(S_CLK2) 사이의 위상 차에 대응하는 위상 차 신호에 따라 변경된다. 그러나, 위상 차 신호가 위상 차 있음에 해당하는 값을 가지는 기간이 제한된다. 보다 구체적으로, 종래기술에 의한 DLL의 경우, 제1 클록 신호가 몇 클록에 해당하는 기간 동안 결여되면, 그 기간 동안 위상 차 있음에 해당하는 위상 차 신호가 생성된다. 이는 DLL을 언락(unlock) 상태로 만들며, 일단 DLL이 언락 상태가 되면 다시 락(lock) 상태로 회복되는 데에는 상당한 시간이 소요된다. 이에 반하여 본 발명에 의한 DLL(20)의 경우, 위상 차 신호가 위상 차 있음에 해당하는 값을 가지는 기간이 제한되므로, 제1 클록 신호가 몇 클록에 해당하는 기간 동안 결여되더라도, DLL(20)이 언락 상태가 되지 아니한다. 위상 차 신호가 위상 차 있음에 해당하는 값을 가지는 기간이 제한되는 일례로서, 제1 클록 신호를 지연시킴으로써 얻은 적어도 하나의 지연 신호를 이용하여 위상 차 신호가 위상 차 없음에 해당하는 값을 가지도록 위상 검출기를 리셋하는 방법이 있다.

데이터 구동부(30)는 제1 데이터 신호(S_DATA1)를 제2 클록 신호(S_CLK2)에 따라 샘플링하고, 아날로그 변환함으로써 얻어진 제2 데이터 신호(S_DATA2)를 출력한다. 제2 데이터 신호(S_DATA2)는 디스플레이 패널(미도시)의 복수의 데이터 선(미도시)에 인가된다. 제2 데이터 신호(S_DATA2)는 제1 데이터 신호(S_DATA1)에 대응하는 계조 전압 또는 계조 전류를 복수의 데이터 선에 인가한다. 디스플레이 패널은 예로서 LCD(Liquid Crystal Display) 패널, PDP (Plasma Display Panel), OELD(Organic Electro-Luminescence Display) 패널일 수 있다. 제2 데이터 신호(S_DATA2)의 변경은 로드 신호(TP)에 의하여 제어된다. 로드 신호(TP)는 데이터 구동부(30)로 하여금 제2 데이터 신호(S_DATA2)를 변경하도록 제어하는 신호이다. 로드 신호(TP)는 일례로 타이밍 제어부로부터 인가된다. 도면과 같이 로드 신호(TP)는 별도의 배선을 통하여 전송될 수도 있으면, 도면과 달리 로드 신호(TP)는 제1 클록 신호(S_CLK1) 및 제1 데이터 신호(S_DATA1)와 동일한 배선을 통하여 전송될 수도 있다. 일례로 제1 클록 신호(S_CLK1)의 극성으로부터 로드 신호(TP)가 추출될 수도 있다.

도 2는 도 1의 데이터 구동 회로에 채용된 멀티레벨 검출부(10)의 일례를 나타내는 도면으로써, 특히 수신 신호(S_R)가 차동 신호 방식(differential signalling)으로 전달된 신호인 경우의 예를 나타내는 도면이다. 이 경우, 수신 신호(S_R)는 제1 신호(S_R_P) 및 제1 신호(S_R_P)의 반대 극성을 가지는 제2 신호(S_R_N)로 나뉜다. 도 3은 수신 신호(S_R_P, S_R_N), 기준 전압(V_REF_H, V_REF_L), 제1 클록 신호(S_CLK1) 및 제1 데이터 신호(S_DATA1)를 나타내는 도면이다. 도 2 및 3을 참조하면 멀티레벨 검출부(10)는 클록 추출부(11)와 데이터 추출부(12)를 포함한다.

클록 추출부(11)는 수신 신호(S_R_P, S_R_N)와 기준 전압(V_REF_H, V_REF_L; V_REF_H이 V_REF_L보다 높음)을 비교하여 그 결과에 따라 제1 클록 신호(S_CLK1)을 생성한다. 이를 위하여 클록 추출부(11)는 제1 비교기(15), 제2 비교기(16) 및 OR 연산부(17)를 포함한다. 제1 비교기(15)는 제1 신호(S_R_P)가 제1 기준 전압(V_REF_H)보다 크고, 제2 신호(S_R_N)가 제2 기준 전압(V_REF_N)보다 작은 경우에는 1의 논리값을 출력하고, 그 이외에는 0의 논리값을 출력한다. 제2 비교기(16)는 제2 신호(S_R_N)가 제1 기준 전압(V_REF_H)보다 크고, 제1 신호(S_R_P)가 제2 기준 전압(V_REF_N)보다 작은 경우에는 1의 논리값을 출력하고, 그 이외에는 0의 논리값을 출력한다. OR 연산부(17)는 제 1 비교기(15) 및 제 2 비교기(16)의 출력을 입력받아 OR 연산을 수행한다.

데이터 추출부(12)는 비교기(18)를 구비하며, 제1 신호(S_R_P) 및 제2 신호(S_R_N)를 서로 비교하여 그 결과에 따라 0 또는 1의 논리값을 가지는 제1 데이 터 신호(S_DATA1)를 출력한다.

도 4는 도 1의 데이터 구동 회로에 채용된 DLL(20)의 일례를 나타내는 도면이며, 도 5는 로드 신호(TP), 제1 클록 신호(S_CLK1), 제2 클록 신호(S_CLK2), 제1 지연 신호(S_DL1), 제2 지연 신호(S_DL2), 위상 차 신호(UP, DN), 및 고주파 성분이 제거된 위상 차 신호(V_LPF)를 나타내는 도면이다. 도 4 및 5를 참조하면, DLL(20)은 위상 검출기(phase detector, 21), 저대역 통과 필터(low pass filter, 이하 간략히 LPF라 함, 22) 및 지연 선(delay line, 23)을 구비한다.

위상 검출기(21)는 제1 클록 신호(S_CLK1), 제2 클록 신호(S_CLK2) 및 적어도 하나의 지연 신호(S_DL1, S_DL2)에 따라 위상 차 신호(UP, DN)를 생성한다. 위상 차 신호는 도면과 같이 2개의 신호(UP, DN)로 출력될 수도 있으며, 도면과 달리 1개의 신호로 출력될 수도 있다. 도면에 표현된 예의 경우, UP/DN이 0/1인 경우에는 제1 클록 신호(S_CLK1)가 제2 클록 신호(S_CLK2)보다 지체됨을 의미하고, 1/0인 경우에는 제1 클록 신호(S_CLK1)가 제2 클록 신호(S_CLK2)보다 앞섬을 의미하고, 0/0인 경우에는 제1 클록 신호(S_CLK1)가 제2 클록 신호(S_CLK2)와 일치함(위상 차 없음)을 의미한다.

제1 클록 신호(S_CLK1)는 DLL(20)의 외부로부터 입력되는 클록 신호이며, 제2 클록 신호(S_CLK2)는 제1 클록 신호(S_CLK1)를 지연시킴으로써 얻은 클록 신호이다. 제1 클록 신호(S_CLK1)로부터 제2 클록 신호(S_CLK2)까지의 지연을 제1 지연(DL1)이라 한다. 적어도 하나의 지연 신호(S_DL1, S_DL2)는 제1 클록 신 호(S_CLK1)를 지연시킴으로써 얻은 신호이다. 적어도 하나의 지연 신호(S_DL1, S_DL2)는 도면에 표현된 바와 같이 2개의 지연 신호일 수도 있으며, 도면과 달리 1개 또는 3개 이상의 지연 신호일 수도 있다. 지연 신호가 2개일 경우, 그 중 어느 한 지연 신호(S_DL1)의 지연인 제2 지연(DL2)은 제1 지연(DL1)보다 크고, 나머지 한 지연 신호(S_DL2)의 지연인 제3 지연(DL3)은 제1 지연(DL1)보다 작음이 바람직하다. 지연 신호가 1개일 경우, 해당 지연 신호(S_DL1)의 지연인 제2 지연(DL2)은 제1 지연(DL1)보다 큼이 바람직하다. 제2 지연(DL2)이 제1 지연(DL1)보다 크면, 해당 지연 신호(S_DL1)는 위상 차 신호가 원치 않는 위상 차 있음에 해당하는 값을 가지는 기간 중 상당 기간(T1)을 단축할 수 있다.

위상 차 신호(UP, DN)는 제1 클록 신호(S_CLK1) 또는 제2 클록 신호(S_CLK2)에 따라 제1 클록 신호(S_CLK1) 및 제2 클록 신호(S_CLK2) 사이의 위상 차에 해당하는 값을 가지고, 지연 신호(S_DL[2:1])에 따라 위상 차 없음에 해당하는 값을 가진다. 도면에 표현된 위상 검출기(21)는 제1 클록 신호(S_CLK1)의 상승 에지(rising edge)를 만나거나, 제2 클록 신호(S_CLK2)의 상승 에지를 만나면, 제1 클록 신호(S_CLK1) 및 제2 클록 신호(S_CLK2) 사이의 위상 차에 해당하는 위상 차 신호를 출력한다. 또한, 도면에 표현된 위상 검출기(21)는 '1'에 해당하는 제1 지연 신호(S_DL1) 또는 '1'에 해당하는 제2 지연 신호(S_DL2)를 만나면, 위상 차 없음을 나타내는 신호를 위상 차 신호로서 출력한다.

'1'에 해당하는 제1 지연 신호(S_DL1) 또는 '1'에 해당하는 제2 지연 신호(S_DL2)를 만나면, 위상 검출기(21)는 항상 위상 차 없음을 나타내는 신호를 위 상 차 신호로서 출력하도록 위상 검출기(21)가 설계될 수도 있고, 미세 튜닝(fine tuning) 시에만 이와 같이 동작하고, 거친 튜닝(coarse tuning) 시에는 위상 차 신호가 제1 지연 신호(S_DL1) 및 제2 지연 신호(S_DL2)의 영향을 받지 아니하도록 위상 검출기가 설계될 수도 있다. 이와 같이 거친 튜닝과 미세 튜닝에 따라 다르게 동작하도록 위상 검출기가 설계될 경우, 동기 시간(lock time)이 감소한다는 개선된 효과를 가진다.

LPF(22)는 위상 차 신호(UP, DN)의 고주파 성분을 제거하는 기능을 수행한다. 도면에 표현된 LPF(22)는 고주파 성분이 제거된 위상 차 신호에 대응하는 레벨을 가지는 전압(V_LPF)을 출력한다.

지연 선(23)은 제1 클록 신호(S_CLK1)를 지연시킴으로써 제2 클록 신호(S_CLK2) 및 적어도 하나의 지연 신호(S_DL1, S_DL2)를 구한다. 제1 클록 신호(S_CLK1)에 대한 제2 클록 신호(S_CLK2)의 지연인 제1 지연(DL1)은 고주파 성분이 제거된 위상 차 신호(V_LPF)에 의하여 제어된다. 제1 클록 신호(S_CLK1)에 대한 적어도 하나의 지연 신호(S_DL1, S_DL2)의 지연은 고주파 성분이 제거된 위상 차 신호(V_LPF)에 의하여 제어되도록 설계될 수도 있으며, 고주파 성분이 제거된 위상 차 신호(V_LPF)에 의존적이지 않도록 설계될 수도 있다.

도 6은 도 4에 채용된 위상 검출기(21)의 일례를 나타내는 도면이다. 도 6 참조하면, 위상 검출기(21)는 제1 D 플립플랍(D flip-flop, 61), 제2 D 플립플랍(62), AND 연산기(63), 제1 OR 연산기(64) 및 제2 OR 연산기(65)를 구비한다.

제1 D 플립플랍(61)은 클록 단자(CLK)로 인가되는 제1 클록 신호(S_CLK1)가 상승하면 1을 출력하고, 리셋 단자(RS)로 인가되는 제2 OR 연산기(65)의 출력이 1이 되면 0을 출력한다. 제2 D 플립플랍(62)은 클록 단자(CLK)로 인가되는 제2 클록 신호(S_CLK2)가 상승하면 1을 출력하고, 리셋 단자(RS)로 인가되는 제2 OR 연산기(65)의 출력이 1이 되면 0을 출력한다. AND 연산기(63)는 제1 및 제2 D 플립플랍(61, 62)의 출력에 대하여 AND 연산을 수행하며, 제1 OR 연산기(64)는 지연 신호(S_DL1, S_DL2)에 대하여 OR 연산을 수행하며, 제2 OR 연산기(65)는 AND 연산기(63)의 출력 및 제1 OR 연산기(64)의 출력에 대하여 OR 연산을 수행한다.

도 6에 표현된 위상 검출기(21)는 이와 같이 구성되어, 제1 지연 신호(S_DL1) 또는 제2 지연 신호(S_DL2)가 인가되면(제1 지연 신호(S_DL1) 또는 제2 지연 신호(S_DL2)가 액티브 상태(1)가 되면), 제1 클록 신호(S_CLK1)과 제2 클록 신호(S_CLK2) 사이의 위상 차와 무관하게 항상 0/0을 위상 차 신호로서 출력한다. 또한, 위상 검출기(21)는 제1 지연 신호(S_DL1) 또는 제2 지연 신호(S_DL2)의 상승 에지를 만나면, 제1 클록 신호(S_CLK1)과 제2 클록 신호(S_CLK2) 사이의 위상 차에 대응하는 위상 차 신호를 출력한다.

도면에는 제1 지연 신호(S_DL1) 또는 제2 지연 신호(S_DL2)가 인가되면 위상 검출기(21)가 항상 0/0을 위상 차 신호로서 출력되는 경우가 표현되어 있으나, 도면과 달리, 미세 튜닝(fine tuning) 시에만 이와 같이 동작하고, 거친 튜닝(coarse tuning) 시에는 위상 차 신호가 제1 지연 신호(S_DL1) 및 제2 지연 신호(S_DL2)의 영향을 받지 아니하도록(즉, D 플립플랍(61, 62)의 리셋 단자(RS)가 AND 연산 기(63)의 출력에 의해서만 영향을 받도록) 설계될 수도 있다. 이와 같이 설계될 경우, 동기 시간(lock time)이 감소한다는 개선된 효과를 가진다.

도 7은 도 4에 채용된 지연 선(23)의 일례를 나타내는 도면이다. 도 7을 참조하면, 지연 선(23)은 제1 지연 선(71) 및 제2 지연 선(72)을 구비한다.

제1 지연 선(71)은 제1 클록 신호(S_CLK1)를 지연시킴으로써 제2 클록 신호(S_CLK2)를 구한다. 또한 제1 지연 선(71)은 제1 클록 신호(S_CLK1)를 지연시킴으로써 제2 지연 신호(S_DL2)를 구한다. 제2 지연 신호(S_DL2)의 지연인 제3 지연(DL3)은 제2 클록 신호(S_CLK2)의 지연인 제1 지연(DL1)보다 작으므로, 제2 지연 신호(S_DL2)는 도면과 같이 제1 지연 선(71)의 중간에서 출력된다. 즉, 제3 지연(DL3)은 0보다 큰 값을 가지며, 제1 지연(DL1)보다 작은 값을 가진다. 제1 지연 선(71)은 도면과 같이 복수의 인버터(73)로 구성될 수 있다. 각 인버터(73)의 지연은 고주파 성분이 제거된 위상 차 신호(V_LPF)에 의하여 제어된다.

제2 지연 선(72)은 제2 클록 신호(S_CLK2)를 지연시킴으로써 제1 지연 신호(S_DL1)를 구한다. 제2 클록 신호(S_CLK2)가 제1 클록 신호(S_CLK1)를 지연시킴으로써 얻은 신호이므로, 결국 제1 지연 신호(S_DL1)도 제1 클록 신호(S_CLK1)를 지연시킴으로써 얻은 신호에 해당한다. 제2 지연 선(72)도 도면과 같이 복수의 인버터(74)로 구성될 수 있다. 각 인버터(74)의 지연은 도면과 같이 고주파 성분이 제거된 위상 차 신호(V_LPF)에 독립적일 수도 있으며, 도면과 달리 고주파 성분이 제거된 위상 차 신호(V_LPF)에 의하여 제어될 수도 있다.

도 8은 도 1의 데이터 구동 회로에 채용된 데이터 구동부(30)의 일례를 나타내는 도면이며, 도 9는 제1 내지 제4 데이터 신호(S_DATA1, S_DATA2, S_DATA3, S_DATA4), 제2 클록 신호(S_CLK2) 및 로드 신호(TP)를 나타내는 도면이다. 도 8 및 9를 참조하면, 데이터 구동부(30)는 샘플러(31), 래치(32) 및 디지털 아날로그 변환기(이하 간략히 DAC라 함, 33)을 구비한다.

샘플러(31)는 제1 데이터 신호(S_DATA1)를 제2 클록 신호(S_CLK2)에 따라 샘플링한다. 제1 데이터 신호(S_DATA1) 및 제2 클록 신호(S_CLK2)는 제1 클록 신호(S_CLK1)에 동기화되어 있으므로, 제2 클록 신호(S_CLK2)에 따라 제1 데이터 신호(S_DATA1)를 정확히 샘플링할 수 있다. 제2 클록 신호(S_CLK2)를 사용하여 제1 데이터 신호(S_DATA1)를 샘플링하기 위하여 제2 클록 신호(S_CLK2)의 주기가 제1 데이터 신호(S_DATA1)의 주기와 반드시 동일할 필요는 없다. 도면에는, 제2 클록 신호(S_CLK2)의 한 주기 동안 4비트의 제1 데이터(S_DATA1)가 입력되는 경우의 예가 표시되어 있다. 이 경우, 샘플러(31)가 제2 클록 신호(S_CLK2)의 주파수를 증가시킬 수 있는 회로를 포함할 수도 있다. 또한, DLL(20)이 제2 클록 신호(S_CLK2) 및 제2 클록 신호와 위상 차가 있는 추가적인 제2 클록 신호(미도시)를 샘플러(31)로 전달하고, 샘플러(31)는 이들을 이용하여 샘플링을 수행할 수도 있다. 도면과 같이 제2 클록 신호(S_CLK2)의 한 주기 동안 4비트의 제1 데이터(S_DATA1)가 입력되는 경우에, 추가적인 제2 클록 신호는 제2 클록 신호(S_CLK2)가 1/4 주기만큼 쉬프트된 클록 신호, 제2 클록 신호(S_CLK2)가 2/4 주기만큼 쉬프트된 클록 신호, 제2 클록 신호(S_CLK2)가 3/4 주기만큼 쉬프트된 클록 신호로 구성될 수 있다. 추가 적인 제2 클록 신호는 지연 선(21)에서 출력될 수 있다.

래치(32)는 샘플러(31)의 출력(S_DATA3)을 순차적으로 저장한 후에, 로드 신호(TP)에 따라 병렬로 출력한다. 일례로, 래치(32)의 출력(S_DATA4)은 N개(N은 디스플레이 패널의 데이터 라인의 수)로 나뉘어지며, N개 각각은 8비트로 구성된다. 도 9에는 제4 데이터 신호(S_DATA4) 중에서 N번째 신호(S_DATA4[N])가 16진수로 표현되어 있다.

DAC(33)는 래치(32)의 출력(S_DATA4)을 아날로그 변환함으로써 얻은 제2 데이터 신호(S_DATA2)를 디스플레이 패널(미도시)로 전달한다. 일례로, DAC(33)의 출력(S_DATA2)은 N개로 나뉘어진다. 도 9에는 제2 데이터 신호(S_DATA2) 중에서 N번째 신호(S_DATA2[N])가 표현되어 있다.

도면과 같이 로드 신호(TP)가 래치(32)에 입력되어야만 하는 것은 아니다. 일례로, 로드 신호(TP)가 래치(32)를 대신하여 DAC(33)에 입력될 수도 있다. 이 경우, DAC는 아날로그 변환된 제2 데이터 신호(S_DATA2)를 일시적으로 저장한 후에, 로드 신호(TP)에 따라 저장된 제2 데이터 신호(S_DATA2)를 디스플레이 패널로 출력하는 방식으로 동작할 수도 있다.

도 10을 참조하면, 데이터 구동 회로는 DLL(20) 및 데이터 구동부(30)를 구 비한다. 도 1에 표현된 데이터 구동 회로와 비교하여, 도 10에 표현된 데이터 구동 회로는 멀티레벨 검출기(10)를 구비하지 아니하며, 제1 데이터 신호(S_DATA1)가 여러 비트(일례로 8비트)로 구성된 점을 제외하고는 거의 동일하므로, 도 10에 대한 상세한 설명은 설명의 편의상 생략한다.

본 발명에 의한 데이터 구동 회로는, 디스플레이 패널로 출력되는 제2 데이터 신호가 변경됨에 의하여 타이밍 제어부로부터 전달되는 제1 클록 신호의 일부를 복원하지 못한 경우에도, DLL을 락(lock) 상태로 유지할 수 있다는 장점이 있다. 보다 구체적으로, 본 발명에 의한 데이터 구동 회로에 포함된 DLL은 위상 차 있음을 나타내는 위상 차 신호가 과도하게 길어지는 것을 제한함으로써, DLL이 언락 상태에 빠지는 것을 방지할 수 있다. 제1 클록 신호의 훼손은 도 1에 표현된 바와 같이 제1 클록 신호가 제1 데이터 신호 사이에 제1 데이터 신호와 다른 신호 크기로 임베딩된 경우에 더욱 빈번히 발생할 수 있다. 따라서, 본 발명에 의한 데이터 구동 회로는 이러한 경우(제1 클록 신호가 멀티레벨로 임베딩된 경우)에 더욱 유익하다.

또한, 본 발명에 의한 위상 고정 루프는 입력되는 제1 클록 신호 중 일부 클록이 손상된 경우에도, 락 상태를 유지할 수 있다는 장점이 있다. 보다 구체적으로, 본 발명에 의한 위상 고정 루프는 제1 클록 신호를 지연시킴으로써 얻은 적어도 하나의 지연 신호를 이용하여 위상 검출기를 리셋시킴으로써(위상 검출기가 위 상 오차 없음을 표시하는 위상 차 신호를 출력하도록 함으로써), 위상 검출기가 위상 차 있음을 나타내는 신호를 장기간 출력하는 것을 방지할 수 있다. 따라서, 제1 클록 신호가 훼손되더라도, 본 발명에 의한 위상 고정 루프는 언락 상태에 빠지는 것을 방지할 수 있다는 장점을 가진다.

Claims

제1 클록 신호를 입력받아 제2 클록 신호를 출력하는 지연 고정 루프에 있어서,

상기 제1 클록 신호, 상기 제2 클록 신호 및 적어도 하나의 지연 신호에 따라 위상 차 신호-상기 위상 차 신호는 상기 제1 클록 신호 또는 상기 제2 클록 신호에 따라 상기 제1 클록 신호 및 상기 제2 클록 신호 사이의 위상 차에 해당하는 값을 가지고, 상기 적어도 하나의 지연 신호에 따라 위상 차 없음에 해당하는 값을 가짐-를 출력하는 위상 검출기; 및

상기 제1 클록 신호를 지연시킴으로써 상기 제2 클록 신호 및 상기 적어도 하나의 지연 신호를 구하는 지연 선-상기 제1 클록 신호에 대한 상기 제2 클록 신호의 지연인 제1 지연은 상기 위상 차 신호에 따라 변경됨-을 구비하는 지연 고정 루프.
제1 항에 있어서,

상기 적어도 하나의 지연 신호는 제1 지연 신호를 구비하며, 상기 제1 지연 신호의 지연인 제2 지연은 상기 제1 지연보다 긴 지연 고정 루프.
제2 항에 있어서,

상기 지연 선은

상기 제1 클록 신호를 지연시킴으로써 상기 제2 클록 신호를 구하는 제1 지연 선; 및

상기 제2 클록 신호를 지연시킴으로써 상기 제1 지연 신호를 구하는 제2 지연 선을 구비하는 지연 고정 루프.
제2 항에 있어서,

상기 적어도 하나의 지연 신호는 제2 지연 신호를 추가적으로 구비하며, 상기 제2 지연 신호의 지연인 제3 지연은 상기 제1 지연보다 짧은 지연 고정 루프.
제4 항에 있어서,

상기 제2 지연 신호는 상기 제1 지연 선의 중간에서 출력되는 지연 고정 루프.
제4 항에 있어서,

상기 위상 차 신호는 상기 제1 지연 신호 또는 상기 제2 지연 신호에 따라 상기 위상 차 없음에 해당하는 값을 가지는 지연 고정 루프.
제1 항에 있어서,

상기 위상 차 검출기와 상기 지연 선 사이에 연결되어, 상기 위상 차 신호의 고주파 성분을 제거하고, 고주파 성분이 제거된 상기 위상 차 신호를 상기 지연 선 에 전달하는 저대역 통과 필터를 더 구비하는 지연 고정 루프
제1 클록 신호와 제2 클록 신호-상기 제2 클록 신호는 상기 제1 클록 신호를 지연시킴으로써 얻음- 사이의 지연인 제1 지연을 제어하는 방법에 있어서,

(a) 상기 제1 클록 신호 또는 상기 제2 클록 신호에 따라 상기 제1 클록 신호 및 상기 제2 클록 신호 사이의 위상 차에 대응하는 위상 차 신호를 제공하는 단계;

(b) 제1 지연 신호-상기 제1 지연 신호는 상기 제1 클록 신호를 지연시킴으로써 얻어짐-에 따라 위상 차 없음에 해당하는 상기 위상 차 신호를 제공하는 단계; 및

(c) 상기 위상 차 신호에 따라 상기 제1 지연을 조절하는 단계를 구비하는 제1 지연을 제어하는 방법.
제8 항에 있어서,

상기 제1 지연 신호의 지연인 제2 지연은 상기 제1 지연보다 긴 제1 지연을 제어하는 방법.
제9 항에 있어서,

(d) 제2 지연 신호-상기 제2 지연 신호는 상기 제1 클록 신호를 지연시킴으로써 얻어지며, 상기 제2 지연 신호의 지연인 제3 지연은 상기 제1 지연보다 짧음- 에 따라 위상 차 없음에 해당하는 상기 위상 차 신호를 제공하는 단계를 더 구비하는 제1 지연을 제어하는 방법.
제8 항에 있어서,

상기 제1 지연을 제어하는 방법은 (e) 상기 위상 차 신호의 고주파 성분을 제거하는 단계를 더 구비하며,

상기 (c) 단계에서 고주파 성분이 제거된 상기 위상 차 신호에 따라 상기 제1 지연을 조절하는 제1 지연을 제어하는 방법.
제1 데이터 신호 및 제1 클록 신호를 입력받아, 디스플레이 패널로 전달될 제2 데이터 신호를 출력하는 데이터 구동 회로에 있어서,

상기 제1 데이터 신호를 제2 클록 신호에 따라 샘플링하고, 아날로그 변환함으로써 얻어진 상기 제2 데이터 신호를 출력하는 데이터 구동부; 및

상기 제1 클록 신호로부터 상기 제2 클록 신호-상기 제1 클록 신호와 상기 제2 클록 신호 사이에 지연이 존재하며, 상기 지연은 상기 제1 클록 신호 및 상기 제2 클록 신호 사이의 위상 차에 대응하는 위상 차 신호에 따라 변경되며, 상기 위상 차 신호가 위상 차 있음에 해당하는 값을 가지는 기간이 제한됨-를 생성하는 지연 고정 루프를 구비하는 데이터 구동 회로.
제12 항에 있어서,

상기 지연 고정 루프는 제1 내지 제7 항 중 어느 한 항에 의한 지연 고정 루프인 데이터 구동 회로.
제12 항에 있어서,

상기 데이터 구동부는

상기 제1 데이터 신호를 상기 제2 클록 신호에 따라 샘플링하는 샘플러;

상기 샘플러의 출력을 순차적으로 저장한 후에 병렬로 출력하는 래치; 및

상기 래치의 출력을 아날로그 변환함으로써 얻은 상기 제2 데이터 신호를 출력하는 디지털 아날로그 변환기를 구비하는 데이터 구동 회로.
제12 항에 있어서,

상기 제1 클록 신호는 상기 제1 데이터 신호 사이에 상기 제1 데이터 신호와 다른 신호 크기로 임베딩된(상기 제1 클록 신호 및 상기 제1 데이터 신호를 수신 신호라 함) 데이터 구동 회로.
제15 항에 있어서,

상기 수신 신호로부터 상기 제1 클록 신호를 추출하여, 이를 상기 지연 고정 루프로 전달하는 멀티레벨 검출기를 더 포함하는 데이터 구동 회로.
제16 항에 있어서,

상기 멀티레벨 검출기는 상기 제1 데이터 신호를 추출하여, 이를 상기 데이터 구동부로 전달하는 데이터 구동 회로.
제15 항에 있어서,

상기 수신 신호는 하나의 배선을 사용한 단일 신호 방식(single-ended signalling) 또는 2개의 배선을 사용한 차동 신호 방식(differential signalling)으로 전달되는 데이터 구동 회로.