JPH06132817A - 比較回路及びこれを用いたｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【目的】簡単な構成で、初期同期を早期に確立し、か
つ、初期同期確立後は、基準信号のパルスの欠落等が生
じてもジッタが増大したり同期外れが生じたりするのを
防止する。 【構成】インバータ１５Ａ、Ｄフリップフロップ１６
Ａ、ナンドゲート１７Ａ及び１８Ａにより、基準信号Ｒ
の立ち下がりエッジを検出してから比較信号Ｖの立ち下
がりエッジを検出するまでの間、アップ信号Ｕを‘Ｌ’
レベルにし、インバータ１５Ｂ、Ｄフリップフロップ１
６Ｂ、ナンドゲート１７Ｂ及び１８Ｂにより、比較信号
Ｖの立ち下がりエッジを検出してから基準信号Ｒの立ち
下がりエッジを検出するまでの間、ダウン信号Ｄを
‘Ｌ’レベルにし、インバータ１５Ｃ、ナンドゲート１
７Ｂ及び１７Ｃにより、比較制御信号Ｃが‘Ｌ’レベル
のとき、アップ信号Ｕと比較信号Ｖのレベルが共に
‘Ｌ’レベルであればアップ信号Ｕ及び比較信号Ｖが
‘Ｌ’レベルになるのを禁止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、比較回路及びこれを用
いたＰＬＬ回路に関する。

【０００２】

【従来の技術】ＰＬＬ回路は、集積回路技術等の進展に
伴ってその利用分野が広がっており、周波数シンセサイ
ザ、モデム、サーボモータ制御回路、携帯電話、テレビ
等で用いられている。

【０００３】図１０は、従来のＰＬＬ回路を示す。この
回路は、比較回路１０と、チャージポンプ＆フィルタ１
１と、電圧制御発振器１２と、１／Ｎ分周回路１３とが
ループ状に接続されている。１／Ｎ分周回路１３は、電
圧制御発振器１２の出力信号周波数を基準信号Ｒの周波
数のＮ倍にする場合に用いられる。

【０００４】比較回路１０は、１／Ｎ分周回路１３から
の比較信号Ｖを基準信号Ｒと比較し、基準信号Ｒの位相
に対し比較信号Ｖの位相が、遅れている場合にはアップ
信号Ｕを‘Ｌ’レベルにしてチャージポンプ＆フィルタ
１１に供給し、進んでいる場合にはダウン信号Ｄを
‘Ｌ’レベルにしてチャージポンプ＆フィルタ１１に供
給する。チャージポンプ＆フィルタ１１は、直流電圧を
出力しており、この出力電圧を、アップ信号Ｕが‘Ｌ’
レベルとなってる間上昇させ（ポンプアップ）、ダウン
信号Ｄが‘Ｌ’レベルとなってる間下降させる（ポンプ
ダウン）。電圧制御発振器１２は、入力電圧に応じた周
波数（周波数が入力電圧の増加関数）の信号を出力す
る。このループにより、電圧制御発振器１２の出力周波
数は、基準信号Ｒの周波数のＮ倍となる。なお、チャー
ジポンプ＆フィルタ１１のフィルタは、高周波成分を除
去し、かつ、ループの応答特性を決めるためのものであ
る。

【０００５】比較回路１０の構成を、図１１（Ａ）に示
す。図中、＊は反転（否定）を表している。図１１
（Ｂ）は、比較回路１０の動作を示すタイムチャートで
ある。

【０００６】この比較回路１０は、基準信号Ｒと比較信
号Ｖに関し対称的な構成となっており、インバータ１５
Ａ、１５Ｂ、Ｄフリップフロップ１６Ａ、１６Ｂ、ナン
ドゲート１７、１８Ａ及び１８Ｂを備えている。

【０００７】Ｄフリップフロップ１６Ａ及び１６Ｂがリ
セットされた状態では、すなわち、Ｄフリップフロップ
１６Ａ及び１６Ｂの出力端Ｑが‘Ｌ’レベルで反転出力
端＊Ｑが‘Ｈ’レベルの状態では、アップ信号Ｕ及びダ
ウン信号Ｄは共に‘Ｈ’レベルとなっている。リセット
後は、ナンドゲート１７の出力が‘Ｈ’レベルとなる。

【０００８】この状態で基準信号Ｒが‘Ｈ’レベルから
‘Ｌ’レベルに遷移すると、Ｄフリップフロップ１６Ａ
の出力端Ｑが‘Ｈ’レベル、反転出力端＊Ｑが‘Ｌ’レ
ベルに遷移して、アップ信号Ｕが‘Ｌ’レベルに遷移す
る（時点ａ、ｅ）。次に、比較信号Ｖが‘Ｈ’レベルか
ら‘Ｌ’レベルに遷移すると、Ｄフリップフロップ１６
Ｂの出力端Ｑが‘Ｈ’レベル、反転出力端＊Ｑが‘Ｌ’
レベルとなり、ナンドゲート１７の出力が‘Ｌ’レベル
に遷移してＤフリップフロップ１６Ａ及び１６Ｂがリセ
ットされ、その出力端Ｑが‘Ｌ’レベル 、反転出力端
＊Ｑが‘Ｈ’レベルとなり、アップ信号Ｕが‘Ｈ’レベ
ルに戻る（時点ｂ、ｆ）。このリセットは、Ｄフリップ
フロップ１６Ａ及び１６Ｂに対し同時に行われるので、
ダウン信号Ｄは‘Ｈ’レベルのままとなる。また、リセ
ット完了後、ナンドゲート１７の出力が‘Ｈ’レベルに
復帰して、リセット信号がノンアクティブになる。

【０００９】基準信号Ｒよりも比較信号Ｖの方が先に
‘Ｈ’レベルから‘Ｌ’レベルに遷移した場合（時点
ｃ、ｇ）には、比較回路１０の構成の対称性により、ア
ップ信号Ｕとダウン信号Ｄは上記と逆の関係になる（ｃ
〜ｄ、ｇ〜ｈ）。

【００１０】このような動作により、初期同期の際に
は、周波数比較及び位相比較が行われて同期が確立さ
れ、広いキャプチャーレンジが確保される。

【００１１】しかし、初期同期確立後に、基準信号Ｒの
パルスが欠落したり、基準信号Ｒの周期に連続性がなか
ったり、ランダムな信号状態となった場合には、比較回
路１０が周波数比較回路として機能することにより比較
信号Ｖの位相の進み又は遅れが急に生じて、同期が外れ
たり、ジッタが増大したりする原因となる。

【００１２】この問題を解決するために、従来では図１
２に示す如く、複数の比較回路、例えば、感度の鋭い比
較回路１０Ａと感度の鈍い比較回路１０Ｂとを用い、比
較制御信号Ｃ及び切換回路１４により、初期同期確立の
際には比較回路１０Ａを選択してチャージポンプ＆フィ
ルタ１１に接続し、初期同期確立後は比較回路１０Ｂを
選択してチャージポンプ＆フィルタ１１に接続してい
た。また、他のＰＬＬ回路では、チャージポンプ＆フィ
ルタ１１のフィルタの特性を可変又は選択可能にし、比
較制御信号Ｃによりこの特性を制御して、初期同期確立
の際にはループの応答速度を速くし、初期同期確立後は
ループの応答速度を遅くしていた。

【００１３】

【発明が解決しようとする課題】しかし、感度の異なる
比較回路を複数用いたり、応答特性可変又は選択可能な
フィルタを用いたりすると、構成が複雑になる。

【００１４】本発明の目的は、このような問題点に鑑
み、簡単な構成で、初期同期を早期に確立し、かつ、初
期同期確立後は、基準信号のパルスの欠落等が生じても
ジッタが増大したり同期外れが生じたりするのを防止す
ることができる、比較回路及びこれを用いたＰＬＬ回路
を提供することにある。

【００１５】

【課題を解決するための手段及びその作用】本発明に係
る比較回路及びこれを用いたＰＬＬ回路を、実施例図中
の対応する構成要素の符号を引用して説明する。

【００１６】第１発明の比較回路では、例えば図１に示
す如く、供給される基準信号Ｒ及び比較信号Ｖの１方向
エッジを検出し、基準信号Ｒの１方向エッジを検出して
から比較信号Ｖの１方向エッジを検出するまでの間、供
給される比較制御信号Ｃが一方のレベルのとき比較信号
Ｖの周波数を増加させるためのアップ信号Ｕをアクティ
ブにして出力する周波数増加制御回路１５Ａ、１６Ａ、
１７Ａ及び１８Ａと、供給される基準信号Ｒ及び比較信
号Ｖの１方向エッジを検出し、比較信号Ｖの１方向エッ
ジを検出してから基準信号Ｒの１方向エッジを検出する
までの間、供給される比較制御信号Ｃが一方のレベルの
とき比較信号Ｖの周波数を減少させるためのダウン信号
Ｄをアクティブにして出力する周波数減少制御回路１５
Ｂ、１６Ｂ、１７Ａ及び１８Ｂと、供給される比較制御
信号Ｃが他方のレベルのとき、供給される基準信号Ｒと
比較信号Ｖのレベルが共に１方向エッジ検出直後のレベ
ルに等しければアップ信号Ｕ及びダウン信号Ｄがアクテ
ィブになるのを禁止する禁止回路１５Ｃ、１７Ｂ及び１
７Ｃと、を備えている。

【００１７】この第１発明の比較回路は、図５に示すよ
うな周波数増加制御回路２６Ａ、１７Ａ’と、周波数減
少制御回路２６Ｂ、１７Ａ’と、禁止回路１７Ｂ、１７
Ｄとで構成することもできる。

【００１８】例えば、周波数増加制御回路は、図２
（Ａ）に示す如く、基準信号Ｒの立ち下がりエッジを検
出してから比較信号Ｖの立ち下がりエッジを検出するま
での間（ａ〜ｂ間、ｅ〜ｆ間）、比較制御信号Ｃが
‘Ｈ’レベルのときアップ信号Ｕをロウアクティブに
し、周波数減少制御回路は、図２（Ａ）に示す如く、比
較信号Ｖの立ち下がりエッジを検出してから基準信号Ｒ
の立ち下がりエッジを検出するまでの間（ｃ〜ｄ間、ｇ
〜ｈ間）、比較制御信号Ｃが‘Ｈ’レベルのときダウン
信号Ｄをロウアクティブにし、禁止回路は、図２（Ｂ）
に示す如く、比較制御信号Ｃが‘Ｌ’レベルのとき、基
準信号Ｒと比較信号Ｖのレベルが共に‘Ｌ’であれば、
アップ信号Ｕ及びダウン信号Ｄがロウアクティブになる
のを禁止する（ｅ〜ｆ間、ｇ〜ｈ間）。

【００１９】初期同期確立前には、比較制御信号Ｃを上
記一方のレベルとすることにより、位相比較動作（図２
（Ａ）のａ〜ｂ間、ｃ〜ｄ間、ＲとＶの位相差は２π以
下）及び周波数比較動作（図２（Ａ）のｅ〜ｆ間、ｇ〜
ｈ間、ＲとＶの位相差は２π以上）が行われるので、こ
の比較回路を用いてＰＬＬ回路を構成すれば、初期同期
を早期に確立することができる。初期同期確立後は、比
較制御信号Ｃを上記他方のレベルとすることにより、位
相比較動作のみ行われ（図２（Ｂ）のａ〜ｂ間、ｃ〜ｄ
間）、周波数比較動作が行われない（図２（Ｂ）のｅ〜
ｆ間、ｇ〜ｈ間）ので、この比較回路を用いてＰＬＬ回
路を構成すれば、基準信号のパルスの欠落等が生じても
ジッタが増大したり同期外れが生じたりするのを防止す
ることができる。

【００２０】また、本発明の１つの比較回路で、例えば
図１２に示す従来の２つの比較回路１０Ａ、１０Ｂ及び
切換回路１４と同一機能を果たすことができ、構成が相
当簡単である。

【００２１】第２発明の比較回路では、上記禁止回路の
代わりに、供給される比較制御信号Ｃが他方のレベルの
とき供給される基準信号Ｒと比較信号Ｖが互いに同一レ
ベルであればアップ信号Ｕ及びダウン信号Ｄがアクティ
ブになるのを禁止する禁止回路、例えば図６若しくは図
７に示す禁止回路１５Ｃ、１７Ｂ’、１７Ｃ、１７Ｄ、
又は、図８若しくは図９に示す禁止回路１７Ｂ、１７
Ｅ、１７Ｆを備えている。

【００２２】この構成の場合、例えば図２（Ｂ）におけ
るｅ〜ｆ間及びｇ〜ｈ間のように基準信号Ｒと比較信号
Ｖが共に同一レベルのときには、アップ信号Ｕ及びダウ
ン信号Ｄが確実にノンアクティブとなる。

【００２３】第３発明のＰＬＬ回路では、例えば図３に
示す如く、上記構成の比較回路２０と、比較回路２０か
ら出力されるアップ信号Ｕがアクティブの間比較信号Ｖ
の周波数を増加させ、比較回路２０から出力されるダウ
ン信号Ｄがアクティブの間比較信号Ｖの周波数を減少さ
せ、該比較信号Ｖを出力する周波数可変発振手段１１、
１２又は１１〜１３を備えている。比較制御信号Ｃは、
外部回路からの信号又は初期同期の確立を検出する検出
回路の出力信号であってもよい。

【００２４】この第３発明の第１態様では、例えば図３
及び図４に示す如くＰＬＬ回路内に、基準信号Ｒに対す
る比較信号Ｖの同期を検出し、同期検出前は比較制御信
号Ｃを上記一方のレベルとし、同期検出後は比較制御信
号Ｃを上記他方のレベルとし、該比較制御信号Ｃを出力
する比較制御回路３０を備えている。この同期検出は、
基準信号Ｒと比較信号Ｖ、又は、アップ信号Ｕとダウン
信号Ｄを用いて行うことができる。

【００２５】

【実施例】以下、図面に基づいて本発明に係る比較回路
及びこれを用いたＰＬＬ回路の実施例を説明する。

【００２６】［第１実施例］図３は、本発明の比較回路
が適用されたＰＬＬ回路を示す。図１０と同一構成要素
には、同一符号を付してその説明を省略する。

【００２７】比較回路２０は、その比較動作が比較制御
回路３０からの比較制御信号Ｃにより制御される。比較
制御回路３０は、例えば図４に示す如く、同期検出回路
３１とＲＳフリップフロップ３２とを備えている。同期
検出回路３１は、動作中を示す比較中信号ＣＭＰが
‘Ｌ’レベルのときに、比較信号Ｖが基準信号Ｒに同期
したことを検出して、ＲＳフリップフロップ３２をセッ
トし、その反転出力端＊Ｑから出力される比較制御信号
Ｃを‘Ｌ’レベルにする。ＲＳフリップフロップ３２
は、比較中信号ＣＭＰの立ち上がりによりリセットされ
る。したがって、比較制御信号Ｃは、初期同期確立前は
‘Ｈ’レベルとなり、初期同期確立後は‘Ｌ’レベルと
なる。

【００２８】なお、同期検出回路３１は、比較回路２０
からのアップ信号Ｕ及びダウン信号Ｄを用いて、同期を
検出する構成であってもよい。

【００２９】図３の比較回路２０の構成例を、図１に示
す。図１１の比較回路１０と同一構成要素には、同一符
号を付している。

【００３０】この比較回路２０は、図１１の比較回路１
０にインバータ１５Ｃ、アンドゲート１７Ｂ及びナンド
ゲート１７Ｃを付加した構成となっており、図１２に示
すように比較回路を２組設けた場合よりも構成が相当簡
単になっている。

【００３１】基準信号Ｒ及び比較信号Ｖはそれぞれ、イ
ンバータ１５Ａ及び１５Ｂを介してＤフリップフロップ
１６Ａ及び１６Ｂのクロック入力端ＣＫに供給される。
Ｄフリップフロップ１６Ａ及び１６Ｂのデータ入力端Ｄ
は共に、常に‘Ｈ’レベルにされている。Ｄフリップフ
ロップ１６Ａの出力端Ｑ及び反転出力端＊Ｑはそれぞれ
ナンドゲート１８Ａ及び１８Ｂの一方の入力端に接続さ
れ、Ｄフリップフロップ１６Ｂの出力端Ｑ及び反転出力
端＊Ｑはそれぞれナンドゲート１８Ａ及び１８Ｂの他方
の入力端に接続されている。ナンドゲート１８Ａ及び１
８Ｂからそれぞれアップ信号Ｕ及びダウン信号Ｄが取り
出される。

【００３２】Ｄフリップフロップ１６Ａ及び１６Ｂのリ
セット入力端＊Ｒには、アンドゲート１７Ｂの出力端が
接続されている。アンドゲート１７Ｂの入力端には、ナ
ンドゲート１７Ａ及び１７Ｃの出力端が接続されてい
る。ナンドゲート１７Ａの入力端には、Ｄフリップフロ
ップ１６Ａ及び１６Ｂの出力端Ｑが接続され、ナンドゲ
ート１７Ｃの入力端には、インバータ１５Ａ、１５Ｂ及
び１５Ｃの出力端が接続されている。インバータ１５Ｃ
には、比較制御信号Ｃが供給される。

【００３３】次に、上記の如く構成された比較回路２０
の動作を図２に基づいて説明する。図２（Ａ）は比較制
御信号Ｃが‘Ｈ’レベルの場合を示し、図２（Ｂ）は比
較制御信号Ｃが‘Ｌ’レベルの場合を示す。

【００３４】比較制御信号Ｃが‘Ｈ’レベルの場合に
は、ナンドゲート１７Ｃの出力が、基準信号Ｒ及び比較
信号Ｖのレベルによらず‘Ｈ’レベルとなるので、アン
ドゲート１７Ｂが開かれ、図１１の比較回路１０と同一
になり、その動作も図１１（Ｂ）と同一になる。

【００３５】比較制御信号Ｃが‘Ｌ’レベルの場合に
は、基準信号Ｒ及び比較信号Ｖが共に‘Ｌ’レベルのと
き、ナンドゲート１７Ｃの出力が‘Ｌ’レベルとなって
アンドゲート１７Ｂの出力も‘Ｌ’レベルとなり、Ｄフ
リップフロップ１６Ａ及び１６Ｂが共にリセット状態と
なるので、アップ信号Ｕ及びダウン信号Ｄは共に‘Ｈ’
レベルとなる。

【００３６】図２（Ｂ）の時点ａ及びｃではそれぞれ比
較信号Ｖ及び基準信号Ｒが‘Ｈ’レベルとなるので、図
２（Ａ）と同様に動作し、一方、図２（Ｂ）の時点ｅ及
びｇでは基準信号Ｒ及び比較信号Ｖが共に‘Ｌ’レベル
となるのでアップ信号Ｕ及び比較信号Ｖは‘Ｌ’レベル
に遷移しない。すなわち、初期同期確立後（比較制御信
号Ｃが‘Ｌ’レベル）では、基準信号Ｒと比較信号Ｖの
位相差が２π以下のときは位相比較動作のみが行われ、
パルスの欠落やパルス周期のランダムな変化等により基
準信号Ｒと比較信号Ｖの位相差が２π以上となったとき
は周波数比較動作が行われず、ジッタの増大や同期外れ
が防止される。

【００３７】［第２実施例］図５は、第２実施例の比較
回路２０Ａを示す。

【００３８】この比較回路２０Ａは、図１の比較回路２
０のインバータ１５Ａ、Ｄフリップフロップ１６Ａ及び
ナンドゲート１８Ａの代わりに周波数増加制御回路２６
Ａを用い、図１の比較回路２０のインバータ１５Ｂ、Ｄ
フリップフロップ１６Ｂ及びナンドゲート１８Ｂの代わ
りに周波数減少制御回路２６Ｂを用いている。周波数増
加制御回路２６Ａと周波数減少制御回路２６Ｂとは互い
に同一構成であり、周波数減少制御回路２６Ｂの構成要
素には、周波数増加制御回路２６Ａの対応する構成要素
と同一番号を付しかつＡの代わりにＢを付している。

【００３９】周波数増加制御回路２６Ａは、ナンドゲー
ト２１Ａの出力端がナンドゲート２２Ａの一方の入力端
に接続され、ナンドゲート２２Ａの出力端がナンドゲー
ト２３Ａの一方の入力端に接続され、ナンドゲート２３
Ａの出力端がナンドゲート２２Ａの他方の入力端に接続
されている。また、ナンドゲート２１Ａ及び２２Ａの出
力端がナンドゲート２４Ａの入力端に接続され、ナンド
ゲート２４Ａの出力端がナンドゲート２１Ａの一方の入
力端に接続され、ナンドゲート２１Ａの他方の入力端に
基準信号Ｒが供給される。

【００４０】アンドゲート１７Ｂの出力端は、ナンドゲ
ート２４Ａ、２４Ｂ、２３Ａ及び２３Ｂの入力端に接続
されている。アンドゲート１７Ｂの入力端には、ナンド
ゲート１７Ａ’及びオアゲート１７Ｄの出力端が接続さ
れている。ナンドゲート１７Ａ’の入力端には、ナンド
ゲート２１Ａ、２２Ａ、２１Ｂ及び２２Ｂの出力端が接
続され、オアゲート１７Ｄの入力端には、基準信号Ｒ、
比較信号Ｖ及び比較制御信号Ｃが供給される。

【００４１】次に、上記の如く構成された第２実施例の
動作を説明する。

【００４２】比較制御信号Ｃが‘Ｈ’レベルの場合に
は、オアゲート１７Ｄの出力が基準信号Ｒ及び比較信号
Ｖのレベルによらず‘Ｈ’レベルとなってアンドゲート
１７Ｂが開かれる。この状態で基準信号Ｒ及びアップ信
号Ｕが共に‘Ｈ’レベルの場合、ナンドゲート２１Ａの
出力が‘Ｌ’レベルとなり、これによりナンドゲート２
２Ａ及びナンドゲート１７Ａ’の出力が‘Ｈ’レベルと
なり、アンドゲート１７Ｂの出力が‘Ｈ’レベルとな
り、ナンドゲート２３Ａの出力が‘Ｌ’レベルとなる。

【００４３】次に、基準信号Ｒが‘Ｈ’レベルから
‘Ｌ’レベルに遷移すると、ナンドゲート２１Ａの出力
が‘Ｈ’レベルとなってアップ信号Ｕが‘Ｈ’レベルか
ら‘Ｌ’レベルに遷移する。同様に、比較信号Ｖが
‘Ｈ’レベルから‘Ｌ’レベルに遷移するとナンドゲー
ト２１Ｂ及び２２Ｂの出力が共に‘Ｈ’レベルとなって
ナンドゲート１７Ａ’の出力が‘Ｌ’レベルとなり、ア
ンドゲート１７Ｂの出力が‘Ｌ’レベルとなって、周波
数増加制御回路２６Ａ及び周波数減少制御回路２６Ｂが
リセット状態となる。すなわち、ナンドゲート２３Ａ及
び２３Ｂの出力が‘Ｈ’レベルとなり、ナンドゲート２
２Ａ及び２２Ｂの出力が‘Ｌ’レベルとなって、ナンド
ゲート２４Ａ及び２４Ｂの出力が共に‘Ｈ’レベルとな
る。

【００４４】比較回路２０Ａの基準信号Ｒ側と比較信号
Ｖ側の構成の対称性により、基準信号Ｒと比較信号Ｖの
変化を上記の場合と逆にすると、ダウン信号Ｄと基準信
号Ｒの変化は、上記アップ信号Ｕと比較信号Ｖの変化と
同様になる。

【００４５】したがって、比較制御信号Ｃが‘Ｈ’レベ
ルの場合には、図１において比較制御信号Ｃを‘Ｈ’レ
ベルにした場合と同一動作になる。

【００４６】比較制御信号Ｃが‘Ｌ’レベルの場合に
は、基準信号Ｒと比較信号Ｖが共に‘Ｌ’レベルとなっ
たときにオアゲート１７Ｄの出力が‘Ｌ’レベルとな
り、アンドゲート１７Ｂの出力も‘Ｌ’レベルとなっ
て、周波数増加制御回路２６Ａ及び周波数減少制御回路
２６Ｂがリセット状態となり、図１において比較制御信
号Ｃを‘Ｌ’レベルにした場合と同一動作になる。

【００４７】［第３実施例］図６は、第３実施例の比較
回路２０Ｂを示す。

【００４８】この回路は、図１の比較回路２０に更にオ
アゲート１７Ｄを備え、アンドゲート１７Ｂ’を３入力
とし、インバータ１５Ａ及び１５Ｂの出力端をオアゲー
ト１７Ｄの入力端に接続し、オアゲート１７Ｄの出力端
をアンドゲート１７Ｂ’の入力端に接続し、オアゲート
１７Ｄの入力端に比較制御信号Ｃを供給している。

【００４９】比較制御信号Ｃが‘Ｈ’レベルの場合に
は、基準信号Ｒ及び比較信号Ｖのレベルによらずオアゲ
ート１７Ｄの出力が‘Ｈ’レベルとなってアンドゲート
１７Ｂ’が開かれ、図１において比較制御信号Ｃを
‘Ｈ’レベルにした場合と同一動作になる。

【００５０】比較制御信号Ｃが‘Ｌ’レベルの場合に
は、基準信号Ｒと比較信号Ｖが共に‘Ｌ’レベルのとき
にナンドゲート１７Ｃの出力が‘Ｌ’レベルとなってア
ンドゲート１７Ｂ’が閉じられ、さらに、基準信号Ｒと
比較信号Ｖが共に‘Ｈ’レベルのときもオアゲート１７
Ｄの出力が‘Ｌ’レベルとなってアンドゲート１７Ｂ’
が閉じられる。したがって、図２（Ｂ）において、時点
ｅと時点ｆの間及び時点ｇと時点ｈの間のように、基準
信号Ｒ及び比較信号Ｖが共に同一レベルのときには、Ｄ
フリップフロップ１６Ａ及び１６Ｂが確実にリセット状
態となって、アップ信号Ｕ及びダウン信号Ｄが共に
‘Ｈ’レベルとなる。

【００５１】［第４実施例］図７は、第４実施例の比較
回路２０Ｃを示す。

【００５２】この回路は、図５の比較回路２０Ａに更に
インバータ１５Ｃ及びナンドゲート１７Ｃを備え、アン
ドゲート１７Ｂ’を３入力とし、ナンドゲート１７Ｃの
出力端をアンドゲート１７Ｂ’の入力端に接続し、基準
信号Ｒ、比較信号Ｖ、及び、比較制御信号Ｃをインバー
タ１５Ｃで反転したものをナンドゲート１７Ｃに供給し
ている。

【００５３】比較制御信号Ｃが‘Ｈ’レベルの場合に
は、基準信号Ｒ及び比較信号Ｖのレベルによらずナンド
ゲート１７Ｃ及びオアゲート１７Ｄの出力が‘Ｈ’レベ
ルとなってアンドゲート１７Ｂ’が開かれ、図５におい
て比較制御信号Ｃを‘Ｈ’レベルにした場合と同一動作
になる。

【００５４】比較制御信号Ｃが‘Ｌ’レベルの場合に
は、基準信号Ｒと比較信号Ｖが共に‘Ｌ’レベルのとき
にオアゲート１７Ｄの出力が‘Ｌ’レベルとなってアン
ドゲート１７Ｂ’が閉じられ、さらに、基準信号Ｒと比
較信号Ｖが共に‘Ｈ’レベルのときもナンドゲート１７
Ｃの出力が‘Ｌ’レベルとなってアンドゲート１７Ｂ’
が閉じられる。したがって、図２（Ｂ）において、時点
ｅと時点ｆの間及び時点ｇと時点ｈのように、基準信号
Ｒ及び比較信号Ｖが共に同一レベルのときには、アップ
信号Ｕ及びダウン信号Ｄが共に‘Ｈ’レベルとなる。

【００５５】［第５実施例］図８は、第５実施例の比較
回路２０Ｄを示す。

【００５６】この回路は、図６の比較回路２０Ｂのイン
バータ１５Ｃ、ナンドゲート１７Ｃ及びオアゲート１７
Ｄの代わりにイクスクルーシブオアゲート１７Ｅ及びオ
アゲート１７Ｆを用い、アンドゲート１７Ｂを２入力と
し、インバータ１５Ａ及び１５Ｂの出力端をイクスクル
ーシブオアゲート１７Ｅの入力端に接続し、イクスクル
ーシブオアゲート１７Ｅの出力端をオアゲート１７Ｆの
入力端に接続し、オアゲート１７Ｆの出力端をアンドゲ
ート１７Ｂの入力端に接続し、オアゲート１７Ｆの他方
の入力端に比較制御信号Ｃを供給している。また、イン
バータ１５Ａの出力端とＤフリップフロップ１６Ａのク
ロック入力端ＣＫとの間にバッファゲート１９Ａを接続
し、インバータ１５Ｂの出力端とＤフリップフロップ１
６Ｂのクロック入力端ＣＫとの間にバッファゲート１９
Ａを接続している。

【００５７】比較制御信号Ｃが‘Ｈ’レベルの場合に
は、基準信号Ｒ及び比較信号Ｖのレベルによらずオアゲ
ート１７Ｆの出力が‘Ｈ’レベルとなってアンドゲート
１７Ｂが開かれ、図６において比較制御信号Ｃを‘Ｈ’
レベルにした場合と同一動作になる。

【００５８】比較制御信号Ｃが‘Ｌ’レベルの場合に
は、基準信号Ｒと比較信号Ｖが共に‘Ｌ’レベル又は
‘Ｈ’レベルのときにオアゲート１７Ｆの出力が‘Ｌ’
レベルとなってアンドゲート１７Ｂが閉じられ、図６に
おいて比較制御信号Ｃを‘Ｌ’レベルにした場合と同一
動作になる。

【００５９】この比較回路２０Ｄは、図６の比較回路２
０Ｂと同一動作をするが、比較回路２０Ｂよりも構成が
簡単である。

【００６０】［第６実施例］図９は、第６実施例の比較
回路２０Ｅを示す。

【００６１】この回路は、図７の比較回路２０Ｃのイン
バータ１５Ｃ、ナンドゲート１７Ｃ及びオアゲート１７
Ｄの代わりにイクスクルーシブオアゲート１７Ｅ及びオ
アゲート１７Ｆを用い、イクスクルーシブオアゲート１
７Ｅの出力端をオアゲート１７Ｆの入力端に接続し、オ
アゲート１７Ｆの出力端をアンドゲート１７Ｂの入力端
に接続し、イクスクルーシブオアゲート１７Ｅに基準信
号Ｒ及び比較信号Ｖを供給し、オアゲート１７Ｆの入力
端に比較制御信号Ｃを供給している。また、ナンドゲー
ト２１Ａの入力端にバッファゲート１９Ａを接続し、ナ
ンドゲート２１Ｂの入力端にバッファゲート１９Ｂを接
続している。

【００６２】比較制御信号Ｃが‘Ｈ’レベルの場合に
は、基準信号Ｒ及び比較信号Ｖのレベルによらずオアゲ
ート１７Ｆの出力が‘Ｈ’レベルとなってアンドゲート
１７Ｂが開かれ、図７において比較制御信号Ｃを‘Ｈ’
レベルにした場合と同一動作になる。

【００６３】比較制御信号Ｃが‘Ｌ’レベルの場合に
は、基準信号Ｒと比較信号Ｖが共に‘Ｌ’レベル又は
‘Ｈ’レベルのときにオアゲート１７Ｆの出力が‘Ｌ’
レベルとなってアンドゲート１７Ｂが閉じられ、図７に
おいて比較制御信号Ｃを‘Ｌ’レベルにした場合と同一
動作になる。

【００６４】この比較回路２０Ｅは、比較回路２０Ｃと
同一動作をするが、図７の比較回路２０Ｃよりも構成が
簡単である。

【００６５】なお、上記各実施例では、‘Ｌ’レベルを
アクティブ（ロウアクティブ）とする構成を説明した
が、本発明は‘Ｈ’レベルをアクティブ（ハイアクティ
ブ）とする構成であってもよいことは勿論である。

【００６６】

【発明の効果】以上説明した如く、本発明に係る比較回
路及びこれを用いたＰＬＬ回路によれば、簡単な構成
で、初期同期を早期に確立し、かつ、初期同期確立後
は、基準信号のパルスの欠落等が生じてもジッタが増大
したり同期外れが生じたりするのを防止することができ
るという優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１実施例の比較回路図である。

【図２】図１の回路の動作を示すタイムチャートであ
る。

【図３】図１の比較回路が適用されたＰＬＬ回路図であ
る。

【図４】図３の比較制御回路の構成例を示す図である。

【図５】本発明の第２実施例の比較回路図である。

【図６】本発明の第３実施例の比較回路図である。

【図７】本発明の第４実施例の比較回路図である。

【図８】本発明の第５実施例の比較回路図である。

【図９】本発明の第６実施例の比較回路図である。

【図１０】従来のＰＬＬ回路図である。

【図１１】従来の比較回路及びその動作を示す図であ
る。

【図１２】従来の他のＰＬＬ回路図である。

【符号の説明】

１０、１０Ａ、１０Ｂ、２０、２０Ａ〜２０Ｅ 比較回
路 １１ チャージポンプ＆フィルタ １２ 電圧制御発振器 １５Ａ〜１５Ｃ インバータ １６Ａ、１６Ｂ Ｄフリップフロップ １７、１７Ａ、１７Ａ’、１７Ｃ、１８Ａ、１８Ｂ、２
１Ａ、２２Ａ、２３Ａ、２４Ａ、２１Ｂ、２２Ｂ、２３
Ｂ、２４Ｂ ナンドゲート １７Ｂ、１７Ｂ’ アンドゲート １７Ｄ、１７Ｆ オアゲート １７Ｅ イクスクルーシブオアゲート １９Ａ、１９Ｂ バッファゲート ２６Ａ 周波数増加制御回路 ２６Ｂ 周波数減少制御回路 ３０ 比較制御回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 供給される基準信号（Ｒ）及び比較信号
   （Ｖ）の１方向エッジを検出し、該基準信号の１方向エ
   ッジを検出してから該比較信号の１方向エッジを検出す
   るまでの間、供給される比較制御信号（Ｃ）が一方のレ
   ベルのとき該比較信号の周波数を増加させるためのアッ
   プ信号（Ｕ）をアクティブにして出力する周波数増加制
   御回路（１５Ａ、１６Ａ、１７Ａ、１８Ａ）と、 供給される基準信号及び比較信号の１方向エッジを検出
   し、該比較信号の１方向エッジを検出してから該基準信
   号の１方向エッジを検出するまでの間、供給される比較
   制御信号が一方のレベルのとき該比較信号の周波数を減
   少させるためのダウン信号（Ｄ）をアクティブにして出
   力する周波数減少制御回路（１５Ｂ、１６Ｂ、１７Ａ、
   １８Ｂ）と、 供給される比較制御信号が他方のレベルのとき、供給さ
   れる該基準信号と該比較信号のレベルが共に１方向エッ
   ジ検出直後のレベルに等しければ該アップ信号及び該ダ
   ウン信号がアクティブになるのを禁止する禁止回路（１
   ５Ｃ、１７Ｂ、１７Ｃ）と、 を有することを特徴とする比較回路。
2. 【請求項２】 供給される基準信号（Ｒ）及び比較信号
   （Ｖ）の１方向エッジを検出し、該基準信号の１方向エ
   ッジを検出してから該比較信号の１方向エッジを検出す
   るまでの間、供給される比較制御信号（Ｃ）が一方のレ
   ベルのとき該比較信号の周波数を増加させるためのアッ
   プ信号（Ｕ）をアクティブにして出力する周波数増加制
   御回路（１５Ａ、１６Ａ、１７Ａ、１８Ａ）と、 供給される基準信号及び比較信号の１方向エッジを検出
   し、該比較信号の１方向エッジを検出してから該基準信
   号の１方向エッジを検出するまでの間、供給される比較
   制御信号が一方のレベルのとき該比較信号の周波数を減
   少させるためのダウン信号（Ｄ）をアクティブにして出
   力する周波数減少制御回路（１５Ｂ、１６Ｂ、１７Ａ、
   １８Ｂ）と、 供給される比較制御信号が他方のレベルのとき、供給さ
   れる該基準信号と該比較信号が互いに同一レベルであれ
   ば該アップ信号及び該ダウン信号がアクティブになるの
   を禁止する禁止回路（１５Ｃ、１７Ｂ’、１７Ｃ、１７
   Ｄ）と、 を有することを特徴とする比較回路。
3. 【請求項３】 請求項１又は２記載の比較回路と、 該比較回路から出力される前記アップ信号（Ｕ）がアク
   ティブの間前記比較信号（Ｖ）の周波数を増加させ、該
   比較回路から出力される前記ダウン信号（Ｄ）がアクテ
   ィブの間該比較信号の周波数を減少させ、該比較信号を
   出力する周波数可変発振手段（１１〜１３）と、 を有することを特徴とするＰＬＬ回路。
4. 【請求項４】 前記基準信号（Ｒ）に対する前記比較信
   号（Ｖ）の同期を検出し、同期検出前は前記比較制御信
   号（Ｃ）を前記一方のレベルとし、同期検出後は該比較
   制御信号を前記他方のレベルとし、該比較制御信号を出
   力する比較制御回路（３０）を有することを特徴とする
   請求項３記載のＰＬＬ回路。