JPH09200048A - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザInfo
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- JPH09200048A JPH09200048A JP8005220A JP522096A JPH09200048A JP H09200048 A JPH09200048 A JP H09200048A JP 8005220 A JP8005220 A JP 8005220A JP 522096 A JP522096 A JP 522096A JP H09200048 A JPH09200048 A JP H09200048A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】発振信号の停止時においてロック検出器がロッ
ク検出状態に固定されるのを防止して異常周波数での動
作を防止する。 【解決手段】基準分周器１１は発振信号ＯＳＣを分周し
て基準信号ＬＤＲを出力し、比較分周器１２は周波数信
号ｆｖを分周して比較信号ＬＤＰを出力する。位相比較
器１３は信号ＬＤＲ，ＬＤＰの位相を比較して位相差信
号φＲ，φＰを出力する。チャージポンプ１４は信号φ
Ｒ，φＰに基づいた電圧信号Ｄｏを出力し、ＬＰＦ１５
は電圧信号Ｄｏに基づく制御電圧信号ＶT を出力する。
ＶＣＯ１６は制御電圧信号ＶT に応じた周波数信号ｆｖ
を出力する。ロック検出器５４は信号φＲ，φＰに基づ
いて比較信号ＬＤＰが基準信号ＬＤＲにロックしたこと
を検出する。ロック検出器５４の信号検出回路５６は、
発振信号ＯＳＣが停止したことを検出したとき、検出器
５４の検出結果を無効化する。
ク検出状態に固定されるのを防止して異常周波数での動
作を防止する。 【解決手段】基準分周器１１は発振信号ＯＳＣを分周し
て基準信号ＬＤＲを出力し、比較分周器１２は周波数信
号ｆｖを分周して比較信号ＬＤＰを出力する。位相比較
器１３は信号ＬＤＲ，ＬＤＰの位相を比較して位相差信
号φＲ，φＰを出力する。チャージポンプ１４は信号φ
Ｒ，φＰに基づいた電圧信号Ｄｏを出力し、ＬＰＦ１５
は電圧信号Ｄｏに基づく制御電圧信号ＶT を出力する。
ＶＣＯ１６は制御電圧信号ＶT に応じた周波数信号ｆｖ
を出力する。ロック検出器５４は信号φＲ，φＰに基づ
いて比較信号ＬＤＰが基準信号ＬＤＲにロックしたこと
を検出する。ロック検出器５４の信号検出回路５６は、
発振信号ＯＳＣが停止したことを検出したとき、検出器
５４の検出結果を無効化する。
Description
【０００１】
【発明の属する技術分野】本発明は、携帯電話、コード
レス電話等の移動体通信機器に用いられるＰＬＬ周波数
シンセサイザに関する。
レス電話等の移動体通信機器に用いられるＰＬＬ周波数
シンセサイザに関する。
【０００２】ＰＬＬ周波数シンセサイザは、出力信号の
周波数を設定周波数に対して常に一致させるように動作
するものである。ＰＬＬ周波数シンセサイザは、出力信
号を分周した比較信号の位相が基準信号の位相にロック
したかどうかを検出するためのロック検出回路を内蔵し
ている。このロック検出回路がアンロックを検出した際
には、移動体通信機器の送受信を停止させることによっ
て、異常周波数での動作を防止する必要がある。
周波数を設定周波数に対して常に一致させるように動作
するものである。ＰＬＬ周波数シンセサイザは、出力信
号を分周した比較信号の位相が基準信号の位相にロック
したかどうかを検出するためのロック検出回路を内蔵し
ている。このロック検出回路がアンロックを検出した際
には、移動体通信機器の送受信を停止させることによっ
て、異常周波数での動作を防止する必要がある。
【０００３】
【従来の技術】図１０は、ロック検出回路を含む従来の
ＰＬＬ周波数シンセサイザ１０を示す。ＰＬＬ周波数シ
ンセサイザ１０は基準分周器１１、比較分周器１２、位
相比較器１３、チャージポンプ１４、ローパスフィルタ
（以下、ＬＰＦという）１５、電圧制御発振器（以下、
ＶＣＯ）１６、ロック検出回路２３、水晶発振器２０、
インバータよりなる入力バッファ２１、抵抗Ｒ１、及び
カップリングコンデンサＣ１を備えている。
ＰＬＬ周波数シンセサイザ１０を示す。ＰＬＬ周波数シ
ンセサイザ１０は基準分周器１１、比較分周器１２、位
相比較器１３、チャージポンプ１４、ローパスフィルタ
（以下、ＬＰＦという）１５、電圧制御発振器（以下、
ＶＣＯ）１６、ロック検出回路２３、水晶発振器２０、
インバータよりなる入力バッファ２１、抵抗Ｒ１、及び
カップリングコンデンサＣ１を備えている。
【０００４】水晶発振器２０はカップリングコンデンサ
Ｃ１を介して入力バッファ２１の入力端子に接続されて
いる。入力バッファ２１の入力端子及び出力端子間には
抵抗Ｒ１が並列に接続されている。入力バッファ２１は
水晶発振器２０の発振信号がカップリングコンデンサＣ
１を介して入力されると発振し、所定の周波数の発振信
号ＯＳＣを出力する。
Ｃ１を介して入力バッファ２１の入力端子に接続されて
いる。入力バッファ２１の入力端子及び出力端子間には
抵抗Ｒ１が並列に接続されている。入力バッファ２１は
水晶発振器２０の発振信号がカップリングコンデンサＣ
１を介して入力されると発振し、所定の周波数の発振信
号ＯＳＣを出力する。
【０００５】基準分周器１１は入力バッファ２１の発振
信号ＯＳＣを基準周波数に分周して基準信号ＬＤＲを位
相比較器１３に出力する。比較分周器１２は電圧制御発
振器１６から入力される周波数信号ｆｖを設定周波数に
基づいて比較信号ＬＤＰに分周し、その比較信号ＬＤＰ
を位相比較器１３に出力する。
信号ＯＳＣを基準周波数に分周して基準信号ＬＤＲを位
相比較器１３に出力する。比較分周器１２は電圧制御発
振器１６から入力される周波数信号ｆｖを設定周波数に
基づいて比較信号ＬＤＰに分周し、その比較信号ＬＤＰ
を位相比較器１３に出力する。
【０００６】位相比較器１３は基準信号ＬＤＲと比較信
号ＬＤＰとの位相を比較し、その比較結果に基づいて第
１の位相差信号φＲ及び第２の位相差信号φＰをチャー
ジポンプ１４に出力する。第１及び第２の位相差信号φ
Ｒ，φＰは通常Ｈレベルであるが、基準信号ＬＤＲの位
相と比較信号ＬＤＰの位相との差に基づいて位相差信号
φＲ又はφＰにネガティブパルスが出力される。
号ＬＤＰとの位相を比較し、その比較結果に基づいて第
１の位相差信号φＲ及び第２の位相差信号φＰをチャー
ジポンプ１４に出力する。第１及び第２の位相差信号φ
Ｒ，φＰは通常Ｈレベルであるが、基準信号ＬＤＲの位
相と比較信号ＬＤＰの位相との差に基づいて位相差信号
φＲ又はφＰにネガティブパルスが出力される。
【０００７】チャージポンプ１４は第１及び第２の位相
差信号φＲ，φＰに基づいた電圧信号Ｄｏをローパスフ
ィルタ（以下、ＬＰＦという）１５に出力する。ＬＰＦ
１５はチャージポンプ１４の電圧信号Ｄｏを平滑するこ
とにより高周波成分を除去した制御電圧信号ＶT を発振
周波数の補正値として電圧制御発振器（以下、ＶＣＯと
いう）１６に出力する。
差信号φＲ，φＰに基づいた電圧信号Ｄｏをローパスフ
ィルタ（以下、ＬＰＦという）１５に出力する。ＬＰＦ
１５はチャージポンプ１４の電圧信号Ｄｏを平滑するこ
とにより高周波成分を除去した制御電圧信号ＶT を発振
周波数の補正値として電圧制御発振器（以下、ＶＣＯと
いう）１６に出力する。
【０００８】ＶＣＯ１６は制御電圧信号ＶT の電圧値に
応じた周波数信号ｆｖを出力し、この周波数信号ｆｖは
比較分周器１２に帰還される。このような動作が繰り返
し実行されることによって、ＶＣＯ１６の周波数信号ｆ
ｖは最終的に所望する設定周波数にロックされる。
応じた周波数信号ｆｖを出力し、この周波数信号ｆｖは
比較分周器１２に帰還される。このような動作が繰り返
し実行されることによって、ＶＣＯ１６の周波数信号ｆ
ｖは最終的に所望する設定周波数にロックされる。
【０００９】ロック検出回路２３のＯＲ回路２４にはイ
ンバータ２７，２８を介して第１及び第２の位相差信号
φＲ，φＰを反転した信号が入力され、ＯＲ回路２４の
出力信号は積分回路２５に入力されている。積分回路２
５は抵抗及びコンデンサからなる公知の回路であって、
ＯＲ回路２４の出力信号のレベルに基づいてコンデンサ
が充放電される。インバータよりなる判定回路２６は積
分回路２５の出力信号を反転することによりロック検出
信号ＬＤを出力する。
ンバータ２７，２８を介して第１及び第２の位相差信号
φＲ，φＰを反転した信号が入力され、ＯＲ回路２４の
出力信号は積分回路２５に入力されている。積分回路２
５は抵抗及びコンデンサからなる公知の回路であって、
ＯＲ回路２４の出力信号のレベルに基づいてコンデンサ
が充放電される。インバータよりなる判定回路２６は積
分回路２５の出力信号を反転することによりロック検出
信号ＬＤを出力する。
【００１０】基準分周器１１、比較分周器１２、位相比
較器１３、チャージポンプ１４、入力バッファ２１、抵
抗Ｒ１、ＯＲ回路２４及びインバータ２７，２８は１つ
のチップ２２上に形成されている。積分回路２５は容量
の大きいコンデンサと値の大きい抵抗とが必要になるた
め、積分回路２５はチップ２２に対して外付けされる。
積分回路２５の出力はインバータ２６を含む後段のＬＳ
Ｉに供給される。
較器１３、チャージポンプ１４、入力バッファ２１、抵
抗Ｒ１、ＯＲ回路２４及びインバータ２７，２８は１つ
のチップ２２上に形成されている。積分回路２５は容量
の大きいコンデンサと値の大きい抵抗とが必要になるた
め、積分回路２５はチップ２２に対して外付けされる。
積分回路２５の出力はインバータ２６を含む後段のＬＳ
Ｉに供給される。
【００１１】上記のように構成されたＰＬＬ周波数シン
セサイザ１０においては、アンロック状態において、第
１の位相差信号φＲ又は第２の位相差信号φＰにネガテ
ィブパルスが出力されると、このネガティブパルスはイ
ンバータ２７，２８によって反転されてＯＲ回路２４に
はポジティブパルスが入力される。
セサイザ１０においては、アンロック状態において、第
１の位相差信号φＲ又は第２の位相差信号φＰにネガテ
ィブパルスが出力されると、このネガティブパルスはイ
ンバータ２７，２８によって反転されてＯＲ回路２４に
はポジティブパルスが入力される。
【００１２】そのため、ＯＲ回路２４から積分回路２５
にポジティブパルスが入力され、積分回路２５のコンデ
ンサが充電される。ＯＲ回路２４から出力されるポジテ
ィブパルスの幅が一定以上の大きさになると、積分回路
２５の出力信号の電圧がインバータ２６のしきい値電圧
を越えるため、Ｌレベルのロック検出信号ＬＤが出力さ
れ、ＰＬＬ周波数シンセサイザ１０のロック状態が検出
される。
にポジティブパルスが入力され、積分回路２５のコンデ
ンサが充電される。ＯＲ回路２４から出力されるポジテ
ィブパルスの幅が一定以上の大きさになると、積分回路
２５の出力信号の電圧がインバータ２６のしきい値電圧
を越えるため、Ｌレベルのロック検出信号ＬＤが出力さ
れ、ＰＬＬ周波数シンセサイザ１０のロック状態が検出
される。
【００１３】ところが、上記のＰＬＬ周波数シンセサイ
ザ１０ではロック状態においても不感帯の影響を防止す
るために第１及び第２の位相差信号φＲ，φＰには同一
のタイミングでひげ状のネガティブパルスが出力され
る。そのため、ＯＲ回路２４からチップ２２外へ常にポ
ジティブパルス信号が出力されることになり、ＰＬＬ周
波数シンセサイザ１０を含む通信機器全体へのノイズが
問題になっていた。
ザ１０ではロック状態においても不感帯の影響を防止す
るために第１及び第２の位相差信号φＲ，φＰには同一
のタイミングでひげ状のネガティブパルスが出力され
る。そのため、ＯＲ回路２４からチップ２２外へ常にポ
ジティブパルス信号が出力されることになり、ＰＬＬ周
波数シンセサイザ１０を含む通信機器全体へのノイズが
問題になっていた。
【００１４】また、ＰＬＬ周波数シンセサイザ１０はチ
ップ２２に外付けされる積分回路２５が必要となるた
め、通信機器の小型化の妨げとなっていた。上記ＰＬＬ
周波数シンセサイザ１０の問題点を解決するため、図１
１に示すデジタル式のロック検出回路３０が提案されて
いる。
ップ２２に外付けされる積分回路２５が必要となるた
め、通信機器の小型化の妨げとなっていた。上記ＰＬＬ
周波数シンセサイザ１０の問題点を解決するため、図１
１に示すデジタル式のロック検出回路３０が提案されて
いる。
【００１５】ロック検出回路３０の２入力ＮＡＮＤ回路
３１は第１及び第２の位相差信号φＲ，φＰの論理積を
とり、その論理積に基づく出力信号Ｓ３１を出力する。
クロックバッファ３２は発振信号ＯＳＣをＮ分周した基
準クロックＲＣＫを入力し、このクロックＲＣＫと同相
のクロックＲＣＫ及びクロックＲＣＫと逆相のクロック
ＲＣＫバーを出力する。
３１は第１及び第２の位相差信号φＲ，φＰの論理積を
とり、その論理積に基づく出力信号Ｓ３１を出力する。
クロックバッファ３２は発振信号ＯＳＣをＮ分周した基
準クロックＲＣＫを入力し、このクロックＲＣＫと同相
のクロックＲＣＫ及びクロックＲＣＫと逆相のクロック
ＲＣＫバーを出力する。
【００１６】データフリップフロップ（以下、フリップ
フロップを単にＦＦという）３３のデータ端子Ｄには信
号Ｓ３１が入力され、クロック端子ＣＫ，ＣＫバーには
前記クロックＣＫ１，ＣＫ１バーがそれぞれ入力されて
いる。データＦＦ３３はクロックＣＫ１の立ち上がりエ
ッジに同期して信号Ｓ３１をラッチし、ラッチした信号
のレベルを持つ出力信号Ｓ３３を出力端子Ｑから出力す
る。
フロップを単にＦＦという）３３のデータ端子Ｄには信
号Ｓ３１が入力され、クロック端子ＣＫ，ＣＫバーには
前記クロックＣＫ１，ＣＫ１バーがそれぞれ入力されて
いる。データＦＦ３３はクロックＣＫ１の立ち上がりエ
ッジに同期して信号Ｓ３１をラッチし、ラッチした信号
のレベルを持つ出力信号Ｓ３３を出力端子Ｑから出力す
る。
【００１７】ＮＡＮＤ回路３４は前記出力信号Ｓ３１，
Ｓ３３を入力し、両信号Ｓ３１，Ｓ３３の論理積に基づ
く信号を出力する。データＦＦ３６のデータ端子Ｄには
インバータ３５を介して前記ＮＡＮＤ回路３４の出力信
号を反転した信号Ｓ３５が入力され、クロック端子Ｃ
Ｋ，ＣＫバーにはクロックＲＣＫ，ＲＣＫバーがそれぞ
れ入力されている。データＦＦ３６はクロックＲＣＫの
立ち上がりエッジに同期して出力信号Ｓ３５をラッチ
し、ラッチした信号のレベルを持つ出力信号Ｓ３６を出
力端子Ｑから出力する。
Ｓ３３を入力し、両信号Ｓ３１，Ｓ３３の論理積に基づ
く信号を出力する。データＦＦ３６のデータ端子Ｄには
インバータ３５を介して前記ＮＡＮＤ回路３４の出力信
号を反転した信号Ｓ３５が入力され、クロック端子Ｃ
Ｋ，ＣＫバーにはクロックＲＣＫ，ＲＣＫバーがそれぞ
れ入力されている。データＦＦ３６はクロックＲＣＫの
立ち上がりエッジに同期して出力信号Ｓ３５をラッチ
し、ラッチした信号のレベルを持つ出力信号Ｓ３６を出
力端子Ｑから出力する。
【００１８】クロックバッファ３７は前記出力信号Ｓ３
１を入力し、この出力信号Ｓ３１と同相の信号Ｓ３７及
び逆相の信号Ｓ３７バーを出力する。データＦＦ３９の
データ端子Ｄにはインバータ３８を介して前記出力信号
Ｓ３６を反転した信号Ｓ３６バーが入力され、クロック
端子ＣＫ，ＣＫバーには信号Ｓ３７バー，Ｓ３７がそれ
ぞれ入力されている。
１を入力し、この出力信号Ｓ３１と同相の信号Ｓ３７及
び逆相の信号Ｓ３７バーを出力する。データＦＦ３９の
データ端子Ｄにはインバータ３８を介して前記出力信号
Ｓ３６を反転した信号Ｓ３６バーが入力され、クロック
端子ＣＫ，ＣＫバーには信号Ｓ３７バー，Ｓ３７がそれ
ぞれ入力されている。
【００１９】データＦＦ３９は信号Ｓ３７バーの立ち上
がりエッジ、すなわち、前記出力信号Ｓ３１の立ち下が
りエッジに同期して信号Ｓ３６バーをラッチし、ラッチ
した信号のレベルを持つ出力信号Ｓ３９を出力端子Ｑか
ら出力する。
がりエッジ、すなわち、前記出力信号Ｓ３１の立ち下が
りエッジに同期して信号Ｓ３６バーをラッチし、ラッチ
した信号のレベルを持つ出力信号Ｓ３９を出力端子Ｑか
ら出力する。
【００２０】データＦＦ４０のデータ端子Ｄには出力信
号Ｓ３９が入力され、データＦＦ４１のデータ端子Ｄに
はデータＦＦ４０の出力信号Ｓ４０が入力されている。
各データＦＦ４０，４１のクロック端子ＣＫ，ＣＫバー
には信号Ｓ３７バー，Ｓ３７がそれぞれ入力されてい
る。
号Ｓ３９が入力され、データＦＦ４１のデータ端子Ｄに
はデータＦＦ４０の出力信号Ｓ４０が入力されている。
各データＦＦ４０，４１のクロック端子ＣＫ，ＣＫバー
には信号Ｓ３７バー，Ｓ３７がそれぞれ入力されてい
る。
【００２１】データＦＦ４０も前記出力信号Ｓ３１の立
ち下がりエッジに同期して出力信号Ｓ３９をラッチし、
ラッチした信号のレベルを持つ出力信号Ｓ４０を出力端
子Ｑから出力する。データＦＦ４１も前記出力信号Ｓ３
１の立ち下がりエッジに同期して出力信号Ｓ４０をラッ
チし、ラッチした信号のレベルを持つ出力信号Ｓ４１を
出力端子Ｑから出力する。
ち下がりエッジに同期して出力信号Ｓ３９をラッチし、
ラッチした信号のレベルを持つ出力信号Ｓ４０を出力端
子Ｑから出力する。データＦＦ４１も前記出力信号Ｓ３
１の立ち下がりエッジに同期して出力信号Ｓ４０をラッ
チし、ラッチした信号のレベルを持つ出力信号Ｓ４１を
出力端子Ｑから出力する。
【００２２】ＮＡＮＤ回路４２はデータＦＦ３９，４
０，４１の出力信号Ｓ３９，Ｓ４０，Ｓ４１を入力し、
これらの信号Ｓ３９，Ｓ４０，Ｓ４１の論理積に基づく
信号を出力する。インバータ４３はＮＡＮＤ回路４２の
出力信号を反転することによりロック検出信号ＬＤを出
力する。
０，４１の出力信号Ｓ３９，Ｓ４０，Ｓ４１を入力し、
これらの信号Ｓ３９，Ｓ４０，Ｓ４１の論理積に基づく
信号を出力する。インバータ４３はＮＡＮＤ回路４２の
出力信号を反転することによりロック検出信号ＬＤを出
力する。
【００２３】従って、図１２に示すように、第１及び第
２の位相差信号φＲ，φＰのいずれか一方にネガティブ
パルスが出力されると、ＮＡＮＤ回路３１の出力信号Ｓ
３１はＨレベルとなる。出力信号Ｓ３１のＨレベルの期
間にクロックＲＣＫの立ち上がりエッジが入力される
と、データＦＦ３３の出力信号Ｓ３３はＨレベルとな
る。
２の位相差信号φＲ，φＰのいずれか一方にネガティブ
パルスが出力されると、ＮＡＮＤ回路３１の出力信号Ｓ
３１はＨレベルとなる。出力信号Ｓ３１のＨレベルの期
間にクロックＲＣＫの立ち上がりエッジが入力される
と、データＦＦ３３の出力信号Ｓ３３はＨレベルとな
る。
【００２４】出力信号Ｓ３１，Ｓ３３が共にＨレベルで
ある期間のみ、インバータ３５の出力信号Ｓ３５はＨレ
ベルとなる。そして、出力信号Ｓ３５のＨレベルの期間
にクロックＲＣＫの次の立ち上がりエッジが入力される
と、データＦＦ３６の出力信号Ｓ３６はＨレベルとな
る。
ある期間のみ、インバータ３５の出力信号Ｓ３５はＨレ
ベルとなる。そして、出力信号Ｓ３５のＨレベルの期間
にクロックＲＣＫの次の立ち上がりエッジが入力される
と、データＦＦ３６の出力信号Ｓ３６はＨレベルとな
る。
【００２５】従って、出力信号Ｓ３５のＨレベルの期間
がクロックＲＣＫの立ち上がりエッジの２つ分以上、す
なわち、出力信号Ｓ３１のＨレベルの期間がクロックＲ
ＣＫの１周期分以上ある場合に出力信号Ｓ３６はＨレベ
ルとなる。
がクロックＲＣＫの立ち上がりエッジの２つ分以上、す
なわち、出力信号Ｓ３１のＨレベルの期間がクロックＲ
ＣＫの１周期分以上ある場合に出力信号Ｓ３６はＨレベ
ルとなる。
【００２６】そして、出力信号Ｓ３６のＨレベルの期間
にクロックバッファ３７の出力信号Ｓ３７バーの立ち上
がりエッジ、すなわち、出力信号Ｓ３１の立ち下がりエ
ッジが入力されると、データＦＦ３９の出力信号Ｓ３９
はＬレベルとなる。これによって、ＮＡＮＤ回路４２の
出力信号はＨレベルになり、Ｌレベルのロック検出信号
ＬＤが出力され、アンロック状態が検出される。
にクロックバッファ３７の出力信号Ｓ３７バーの立ち上
がりエッジ、すなわち、出力信号Ｓ３１の立ち下がりエ
ッジが入力されると、データＦＦ３９の出力信号Ｓ３９
はＬレベルとなる。これによって、ＮＡＮＤ回路４２の
出力信号はＨレベルになり、Ｌレベルのロック検出信号
ＬＤが出力され、アンロック状態が検出される。
【００２７】また、出力信号Ｓ３５のＨレベルの期間が
クロックＲＣＫの１周期分未満である場合に出力信号Ｓ
３６はＬレベルとなる。そして、出力信号Ｓ３６のＬレ
ベルの期間に出力信号Ｓ３１の立ち下がりエッジが入力
されると、データＦＦ３９の出力信号Ｓ３９はＨレベル
となる。引き続いて出力信号Ｓ３１の立ち下がりエッジ
が順次入力されると、データＦＦ４０，４１の出力信号
Ｓ４０，Ｓ４１は順次Ｈレベルになる。データＦＦ３
９，４０，４１の出力信号Ｓ３９，Ｓ４０，Ｓ４１がＨ
レベルになると、ＮＡＮＤ回路４２の出力信号はＬレベ
ルになり、Ｈレベルのロック検出信号ＬＤが出力され、
ロック状態が検出される。
クロックＲＣＫの１周期分未満である場合に出力信号Ｓ
３６はＬレベルとなる。そして、出力信号Ｓ３６のＬレ
ベルの期間に出力信号Ｓ３１の立ち下がりエッジが入力
されると、データＦＦ３９の出力信号Ｓ３９はＨレベル
となる。引き続いて出力信号Ｓ３１の立ち下がりエッジ
が順次入力されると、データＦＦ４０，４１の出力信号
Ｓ４０，Ｓ４１は順次Ｈレベルになる。データＦＦ３
９，４０，４１の出力信号Ｓ３９，Ｓ４０，Ｓ４１がＨ
レベルになると、ＮＡＮＤ回路４２の出力信号はＬレベ
ルになり、Ｈレベルのロック検出信号ＬＤが出力され、
ロック状態が検出される。
【００２８】
【発明が解決しようとする課題】ところが、上記ＰＬＬ
周波数シンセサイザ１０においては、水晶発振器２０が
故障して発振信号ＯＳＣの出力が停止されると、ロック
検出回路３０を動作させる基準クロックＲＣＫそのもの
が停止してしまう。従って、ＰＬＬ周波数シンセサイザ
１０がアンロック状態であるにもかかわらず、ロック検
出信号ＬＤがＨレベルに固定される可能性がある。
周波数シンセサイザ１０においては、水晶発振器２０が
故障して発振信号ＯＳＣの出力が停止されると、ロック
検出回路３０を動作させる基準クロックＲＣＫそのもの
が停止してしまう。従って、ＰＬＬ周波数シンセサイザ
１０がアンロック状態であるにもかかわらず、ロック検
出信号ＬＤがＨレベルに固定される可能性がある。
【００２９】通常は、図１０における入力バッファ２１
の自走発振周波数によって発振信号ＯＳＣが発生し、ロ
ック検出信号ＬＤがＨレベルに固定されることは免れる
こともある。しかしながら、カップリングコンデンサＣ
１が入力バッファ２１に対して負荷として作用するた
め、入力バッファ２１の駆動能力やカップリングコンデ
ンサＣ１の値によっては入力バッファ２１の自走発振が
停止し、ロック検出信号ＬＤがＨレベルに固定される可
能性がある。すると、Ｈレベルのロック検出信号ＬＤに
基づいて移動体通信機器の送受信が異常周波数で行われ
る。
の自走発振周波数によって発振信号ＯＳＣが発生し、ロ
ック検出信号ＬＤがＨレベルに固定されることは免れる
こともある。しかしながら、カップリングコンデンサＣ
１が入力バッファ２１に対して負荷として作用するた
め、入力バッファ２１の駆動能力やカップリングコンデ
ンサＣ１の値によっては入力バッファ２１の自走発振が
停止し、ロック検出信号ＬＤがＨレベルに固定される可
能性がある。すると、Ｈレベルのロック検出信号ＬＤに
基づいて移動体通信機器の送受信が異常周波数で行われ
る。
【００３０】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、発振信号の停止時にお
いてロック検出器がロック検出状態に固定されるのを防
止して異常周波数での動作を防止できるＰＬＬ周波数シ
ンセサイザを提供することにある。
れたものであって、その目的は、発振信号の停止時にお
いてロック検出器がロック検出状態に固定されるのを防
止して異常周波数での動作を防止できるＰＬＬ周波数シ
ンセサイザを提供することにある。
【００３１】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、入力される制御電圧信号の電圧
値に応じた周波数信号を出力する電圧制御発振器と、所
定周波数の発振信号を基準周波数に分周して基準信号を
出力する基準分周器と、電圧制御発振器の周波数信号を
分周することにより比較信号を出力する比較分周器と、
基準信号の位相と比較信号の位相とを比較し、その比較
結果に基づく第１及び第２の位相差信号を出力する位相
比較器と、第１，第２の位相差信号に基づいた電圧信号
を出力するチャージポンプと、電圧信号に基づく制御電
圧信号を電圧制御発振器に出力するローパスフィルタ
と、第１及び第２の位相差信号と発振信号とに基づいて
比較信号の位相が基準信号の位相にロックしたことを検
出するためのロック検出器とを備え、外部からの設定周
波数と周波数信号の周波数とを一致させるようにしたＰ
ＬＬ周波数シンセサイザにおいて、ロック検出器は、発
振信号が停止したかどうかを検出し、発振信号が停止し
たことを検出したとき、該ロック検出器の検出結果を無
効化するための信号検出回路を備える。
め、請求項１の発明は、入力される制御電圧信号の電圧
値に応じた周波数信号を出力する電圧制御発振器と、所
定周波数の発振信号を基準周波数に分周して基準信号を
出力する基準分周器と、電圧制御発振器の周波数信号を
分周することにより比較信号を出力する比較分周器と、
基準信号の位相と比較信号の位相とを比較し、その比較
結果に基づく第１及び第２の位相差信号を出力する位相
比較器と、第１，第２の位相差信号に基づいた電圧信号
を出力するチャージポンプと、電圧信号に基づく制御電
圧信号を電圧制御発振器に出力するローパスフィルタ
と、第１及び第２の位相差信号と発振信号とに基づいて
比較信号の位相が基準信号の位相にロックしたことを検
出するためのロック検出器とを備え、外部からの設定周
波数と周波数信号の周波数とを一致させるようにしたＰ
ＬＬ周波数シンセサイザにおいて、ロック検出器は、発
振信号が停止したかどうかを検出し、発振信号が停止し
たことを検出したとき、該ロック検出器の検出結果を無
効化するための信号検出回路を備える。
【００３２】請求項２の発明は、信号検出回路を、発振
信号と周波数信号とに基づいて発振信号が停止したこと
を検出するものとした。請求項３の発明は、信号検出回
路を、基準信号と比較信号とに基づいて発振信号が停止
したことを検出するものとした。
信号と周波数信号とに基づいて発振信号が停止したこと
を検出するものとした。請求項３の発明は、信号検出回
路を、基準信号と比較信号とに基づいて発振信号が停止
したことを検出するものとした。
【００３３】請求項４の発明は、信号検出回路を、第１
及び第２の位相差信号と基準信号とに基づいて発振信号
が停止したことを検出するとともに、第１及び第２の位
相差信号と比較信号とに基づいて周波数信号が停止した
ことを検出するものとした。
及び第２の位相差信号と基準信号とに基づいて発振信号
が停止したことを検出するとともに、第１及び第２の位
相差信号と比較信号とに基づいて周波数信号が停止した
ことを検出するものとした。
【００３４】（作用）請求項１〜３の発明によれば、発
振信号の停止を検出可能な信号検出回路を設けたことに
よって、発振信号の停止時においてロック検出器がロッ
ク検出状態に固定されず、異常周波数での動作が防止さ
れる。
振信号の停止を検出可能な信号検出回路を設けたことに
よって、発振信号の停止時においてロック検出器がロッ
ク検出状態に固定されず、異常周波数での動作が防止さ
れる。
【００３５】請求項４の発明によれは、請求項１〜３の
発明の作用に加えて、信号検出回路は周波数信号の停止
を検出できるため、周波数信号の停止時においてロック
検出器がロック検出状態に固定されず、異常周波数での
動作が防止される。
発明の作用に加えて、信号検出回路は周波数信号の停止
を検出できるため、周波数信号の停止時においてロック
検出器がロック検出状態に固定されず、異常周波数での
動作が防止される。
【００３６】
［第１の実施の形態］以下、本発明を具体化した第１の
実施の形態のＰＬＬ周波数シンセサイザを図１〜図３に
従って説明する。なお、重複説明を避けるため、図１
０，図１１において説明したものと同じ要素について
は、同一の符号を付してその説明を一部省略する。
実施の形態のＰＬＬ周波数シンセサイザを図１〜図３に
従って説明する。なお、重複説明を避けるため、図１
０，図１１において説明したものと同じ要素について
は、同一の符号を付してその説明を一部省略する。
【００３７】図２は本形態のＰＬＬ周波数シンセサイザ
５０を示す。ＰＬＬ周波数シンセサイザ５０は基準分周
器１１、比較分周器１２、位相比較器１３、チャージポ
ンプ１４、ＬＰＦ１５、ＶＣＯ１６、ロック検出器５
４、水晶発振器２０、入力バッファ２１、抵抗Ｒ１、カ
ップリングコンデンサＣ１、及び第１，第２の分周器５
２，５３を備えている。
５０を示す。ＰＬＬ周波数シンセサイザ５０は基準分周
器１１、比較分周器１２、位相比較器１３、チャージポ
ンプ１４、ＬＰＦ１５、ＶＣＯ１６、ロック検出器５
４、水晶発振器２０、入力バッファ２１、抵抗Ｒ１、カ
ップリングコンデンサＣ１、及び第１，第２の分周器５
２，５３を備えている。
【００３８】基準分周器１１、比較分周器１２、位相比
較器１３、チャージポンプ１４、入力バッファ２１、抵
抗Ｒ１、第１，第２の分周器５２，５３及びロック検出
器５４は１つのチップ５１上に形成されている。
較器１３、チャージポンプ１４、入力バッファ２１、抵
抗Ｒ１、第１，第２の分周器５２，５３及びロック検出
器５４は１つのチップ５１上に形成されている。
【００３９】第１分周器５２は前記発振信号ＯＳＣの周
波数をＮ分の１に分周することにより基準クロックＲＣ
Ｋを出力する。第２分周器５３は前記周波数ｆｖの周波
数をＭ分の１に分周することにより比較クロックＰＣＫ
を出力する。
波数をＮ分の１に分周することにより基準クロックＲＣ
Ｋを出力する。第２分周器５３は前記周波数ｆｖの周波
数をＭ分の１に分周することにより比較クロックＰＣＫ
を出力する。
【００４０】ロック検出器５４は、前記ロック検出回路
３０、信号検出回路５６、ＮＡＮＤ回路５７及びインバ
ータ５８を備える。信号検出回路５６は図２に示すよう
に、インバータ６１、クロックバッファ６２、３つのデ
ータＦＦ６３〜６５及び３入力ＮＡＮＤ回路６６を備え
る。
３０、信号検出回路５６、ＮＡＮＤ回路５７及びインバ
ータ５８を備える。信号検出回路５６は図２に示すよう
に、インバータ６１、クロックバッファ６２、３つのデ
ータＦＦ６３〜６５及び３入力ＮＡＮＤ回路６６を備え
る。
【００４１】クロックバッファ６２は比較クロックＰＣ
Ｋを入力し、このクロックＰＣＫと同相のクロックＰＣ
Ｋ及びクロックＰＣＫと逆相のクロックＰＣＫバーを出
力する。
Ｋを入力し、このクロックＰＣＫと同相のクロックＰＣ
Ｋ及びクロックＰＣＫと逆相のクロックＰＣＫバーを出
力する。
【００４２】データＦＦ６３のデータ端子Ｄにはインバ
ータ６１を介して前記基準クロックＲＣＫを反転した信
号が入力され、クロック端子ＣＫ，ＣＫバーには比較ク
ロックＰＣＫバー，ＰＣＫがそれぞれ入力されている。
ータ６１を介して前記基準クロックＲＣＫを反転した信
号が入力され、クロック端子ＣＫ，ＣＫバーには比較ク
ロックＰＣＫバー，ＰＣＫがそれぞれ入力されている。
【００４３】データＦＦ６３は比較クロックＰＣＫバー
の立ち上がりエッジ、すなわち、比較クロックＰＣＫの
立ち下がりエッジに同期して信号ＲＣＫバーをラッチ
し、ラッチした信号のレベルを持つ出力信号Ｓ６３を出
力端子Ｑから出力する。
の立ち上がりエッジ、すなわち、比較クロックＰＣＫの
立ち下がりエッジに同期して信号ＲＣＫバーをラッチ
し、ラッチした信号のレベルを持つ出力信号Ｓ６３を出
力端子Ｑから出力する。
【００４４】データＦＦ６４のデータ端子Ｄには出力信
号Ｓ６３が入力され、データＦＦ６５のデータ端子Ｄに
はデータＦＦ６４の出力信号Ｓ６４が入力されている。
各データＦＦ６４，６５のクロック端子ＣＫ，ＣＫバー
には比較クロックＰＣＫバー，ＰＣＫがそれぞれ入力さ
れている。
号Ｓ６３が入力され、データＦＦ６５のデータ端子Ｄに
はデータＦＦ６４の出力信号Ｓ６４が入力されている。
各データＦＦ６４，６５のクロック端子ＣＫ，ＣＫバー
には比較クロックＰＣＫバー，ＰＣＫがそれぞれ入力さ
れている。
【００４５】データＦＦ６４も前記比較クロックＰＣＫ
バーの立ち下がりエッジに同期して出力信号Ｓ６３をラ
ッチし、ラッチした信号のレベルを持つ出力信号Ｓ６４
を出力端子Ｑから出力する。データＦＦ６５も前記比較
クロックＰＣＫバーの立ち下がりエッジに同期して出力
信号Ｓ６４をラッチし、ラッチした信号のレベルを持つ
出力信号Ｓ６５を出力端子Ｑから出力する。
バーの立ち下がりエッジに同期して出力信号Ｓ６３をラ
ッチし、ラッチした信号のレベルを持つ出力信号Ｓ６４
を出力端子Ｑから出力する。データＦＦ６５も前記比較
クロックＰＣＫバーの立ち下がりエッジに同期して出力
信号Ｓ６４をラッチし、ラッチした信号のレベルを持つ
出力信号Ｓ６５を出力端子Ｑから出力する。
【００４６】ＮＡＮＤ回路６６はデータＦＦ６３，６
４，６５の出力信号Ｓ６３，Ｓ６４，Ｓ６５を入力し、
これらの信号Ｓ６３，Ｓ６４，Ｓ６５の論理積に基づい
て停止信号ＳＴＰをＮＡＮＤ回路５７に出力する。
４，６５の出力信号Ｓ６３，Ｓ６４，Ｓ６５を入力し、
これらの信号Ｓ６３，Ｓ６４，Ｓ６５の論理積に基づい
て停止信号ＳＴＰをＮＡＮＤ回路５７に出力する。
【００４７】ＮＡＮＤ回路５７は停止信号ＳＴＰを入力
するとともに、前記ロック検出回路３０のロック検出信
号ＬＤを入力し、両信号ＳＴＰ、ＬＤの論理積に基づく
信号をロック検出信号ＬＤ１として出力する。
するとともに、前記ロック検出回路３０のロック検出信
号ＬＤを入力し、両信号ＳＴＰ、ＬＤの論理積に基づく
信号をロック検出信号ＬＤ１として出力する。
【００４８】なお、データＦＦ６３，６４，６５はＰＬ
Ｌ周波数シンセサイザ５０の外部から入力されるＬレベ
ルのパワーセーブ信号ＰＳによってリセットされる。従
って、図３に示すように、基準クロックＲＣＫが停止す
ると、その後の比較クロックＰＣＫの各立ち下がりエッ
ジに基づいて出力信号Ｓ６３，Ｓ６４，Ｌ６５が順次Ｈ
レベルとなる。出力信号Ｓ６５がＨレベルになると停止
信号ＳＴＰがＬレベルとなり、ロック検出回路３０の検
出結果が無効され、ロック検出信号ＬＤのレベルには関
係なくロック検出信号ＬＤ１はＬレベルとなる。
Ｌ周波数シンセサイザ５０の外部から入力されるＬレベ
ルのパワーセーブ信号ＰＳによってリセットされる。従
って、図３に示すように、基準クロックＲＣＫが停止す
ると、その後の比較クロックＰＣＫの各立ち下がりエッ
ジに基づいて出力信号Ｓ６３，Ｓ６４，Ｌ６５が順次Ｈ
レベルとなる。出力信号Ｓ６５がＨレベルになると停止
信号ＳＴＰがＬレベルとなり、ロック検出回路３０の検
出結果が無効され、ロック検出信号ＬＤのレベルには関
係なくロック検出信号ＬＤ１はＬレベルとなる。
【００４９】さて、本実施の形態は、以下の効果があ
る。 （１）水晶発振器２０が故障して発振信号ＯＳＣの出力
が停止されると、ロック検出回路３０のロック検出信号
ＬＤがＨレベルに固定される可能性がある。本形態で
は、信号検出回路５６によって基準クロックＲＣＫの停
止状態、すなわち、発振信号ＯＳＣの停止状態を検出す
ると、ロック検出信号ＬＤを無効化してＬレベルのロッ
ク検出信号ＬＤ１を出力できるので、通信機器の異常周
波数での動作を防止できる。
る。 （１）水晶発振器２０が故障して発振信号ＯＳＣの出力
が停止されると、ロック検出回路３０のロック検出信号
ＬＤがＨレベルに固定される可能性がある。本形態で
は、信号検出回路５６によって基準クロックＲＣＫの停
止状態、すなわち、発振信号ＯＳＣの停止状態を検出す
ると、ロック検出信号ＬＤを無効化してＬレベルのロッ
ク検出信号ＬＤ１を出力できるので、通信機器の異常周
波数での動作を防止できる。
【００５０】［第２の実施の形態］次に、第２の実施の
形態の信号検出回路を図４，図５に従って説明する。図
４は前記ロック検出器５４を構成する別の信号検出回路
７０を示す。信号検出回路７０はクロックバッファ７
１，７２、２つのトグルＦＦ７３，７４、セットリセッ
トＦＦ７６及び２入力ＮＡＮＤ回路７５を備える。
形態の信号検出回路を図４，図５に従って説明する。図
４は前記ロック検出器５４を構成する別の信号検出回路
７０を示す。信号検出回路７０はクロックバッファ７
１，７２、２つのトグルＦＦ７３，７４、セットリセッ
トＦＦ７６及び２入力ＮＡＮＤ回路７５を備える。
【００５１】クロックバッファ７１は基準信号ＬＤＲを
入力し、この信号ＬＤＲと同相の信号ＬＤＲ及び信号Ｌ
ＤＲと逆相の信号ＬＤＲバーを出力する。クロックバッ
ファ７２は比較信号ＬＤＰを入力し、この信号ＬＤＰと
同相の信号ＬＤＰ及び逆相の信号ＬＤＰバーを出力す
る。
入力し、この信号ＬＤＲと同相の信号ＬＤＲ及び信号Ｌ
ＤＲと逆相の信号ＬＤＲバーを出力する。クロックバッ
ファ７２は比較信号ＬＤＰを入力し、この信号ＬＤＰと
同相の信号ＬＤＰ及び逆相の信号ＬＤＰバーを出力す
る。
【００５２】トグルＦＦ７３のデータ端子Ｄには出力端
子ＸＱの出力信号Ｓ７３が入力され、クロック端子Ｃ
Ｋ，ＣＫバーには信号ＬＤＰ，ＬＤＰバーがそれぞれ入
力されている。トグルＦＦ７３のリセット端子Ｒには信
号ＬＤＲバーが入力されている。
子ＸＱの出力信号Ｓ７３が入力され、クロック端子Ｃ
Ｋ，ＣＫバーには信号ＬＤＰ，ＬＤＰバーがそれぞれ入
力されている。トグルＦＦ７３のリセット端子Ｒには信
号ＬＤＲバーが入力されている。
【００５３】トグルＦＦ７３は信号ＬＤＲの立ち上がり
エッジに基づいてリセットされ、信号ＬＤＰバーの立ち
上がりエッジに同期して出力信号Ｓ７３をラッチし、ラ
ッチした信号の逆相の出力信号Ｓ７３を出力端子ＸＱか
ら出力する。
エッジに基づいてリセットされ、信号ＬＤＰバーの立ち
上がりエッジに同期して出力信号Ｓ７３をラッチし、ラ
ッチした信号の逆相の出力信号Ｓ７３を出力端子ＸＱか
ら出力する。
【００５４】トグルＦＦ７４のデータ端子Ｄには出力端
子ＸＱの出力信号Ｓ７４が入力され、クロック端子Ｃ
Ｋ，ＣＫバーには信号ＬＤＲ，ＬＤＲバーがそれぞれ入
力されている。トグルＦＦ７４のリセット端子Ｒには信
号ＬＤＰバーが入力されている。
子ＸＱの出力信号Ｓ７４が入力され、クロック端子Ｃ
Ｋ，ＣＫバーには信号ＬＤＲ，ＬＤＲバーがそれぞれ入
力されている。トグルＦＦ７４のリセット端子Ｒには信
号ＬＤＰバーが入力されている。
【００５５】トグルＦＦ７４は信号ＬＤＰの立ち上がり
エッジに基づいてリセットされ、信号ＬＤＲバーの立ち
上がりエッジに同期して出力信号Ｓ７４をラッチし、ラ
ッチした信号の逆相の出力信号Ｓ７４を出力端子ＸＱか
ら出力する。
エッジに基づいてリセットされ、信号ＬＤＲバーの立ち
上がりエッジに同期して出力信号Ｓ７４をラッチし、ラ
ッチした信号の逆相の出力信号Ｓ７４を出力端子ＸＱか
ら出力する。
【００５６】ＮＡＮＤ回路７５はトグルＦＦ７３，７４
の出力信号Ｓ７３，Ｓ７４を入力し、両信号Ｓ７３，Ｓ
７４の論理積に基づく信号Ｓ７５を出力する。セットリ
セットＦＦ７６のセット端子Ｓには信号Ｓ７５が入力さ
れ、リセット端子Ｒには信号ＬＤＲバーが入力され、出
力端子ＸＱから停止信号ＳＴＰを前記ＮＡＮＤ回路５７
に出力する。このＦＦ７６はＬレベルの信号Ｓ７５に基
づいてセットされてＬレベルの停止信号ＳＴＰを出力
し、Ｌレベルの信号ＬＤＲバーに基づいてリセットされ
てＨレベルの停止信号ＳＴＰを出力する。
の出力信号Ｓ７３，Ｓ７４を入力し、両信号Ｓ７３，Ｓ
７４の論理積に基づく信号Ｓ７５を出力する。セットリ
セットＦＦ７６のセット端子Ｓには信号Ｓ７５が入力さ
れ、リセット端子Ｒには信号ＬＤＲバーが入力され、出
力端子ＸＱから停止信号ＳＴＰを前記ＮＡＮＤ回路５７
に出力する。このＦＦ７６はＬレベルの信号Ｓ７５に基
づいてセットされてＬレベルの停止信号ＳＴＰを出力
し、Ｌレベルの信号ＬＤＲバーに基づいてリセットされ
てＨレベルの停止信号ＳＴＰを出力する。
【００５７】従って、水晶発振器２０の発振信号ＯＳＣ
が停止すると、図５に示すように、発振信号ＯＳＣの分
周信号である基準信号ＬＤＲが停止し、トグルＦＦ７３
はリセットされなくなる。従って、トグルＦＦ７３の出
力信号Ｓ７３は比較信号ＬＤＰの立ち上がりエッジが入
力される毎に反転する。また、基準信号ＬＤＲが停止す
ると、トグルＦＦ７４の動作が停止し、トグルＦＦ７４
の出力信号Ｓ７４はＨレベルに固定される。
が停止すると、図５に示すように、発振信号ＯＳＣの分
周信号である基準信号ＬＤＲが停止し、トグルＦＦ７３
はリセットされなくなる。従って、トグルＦＦ７３の出
力信号Ｓ７３は比較信号ＬＤＰの立ち上がりエッジが入
力される毎に反転する。また、基準信号ＬＤＲが停止す
ると、トグルＦＦ７４の動作が停止し、トグルＦＦ７４
の出力信号Ｓ７４はＨレベルに固定される。
【００５８】そのため、出力信号Ｓ７３，Ｓ７４が共に
Ｈレベルとなる状態が存在し、このとき、出力信号Ｓ７
５はＬレベルとなる。このＬレベルの信号Ｓ７５に基づ
いてセットリセットＦＦ７６がセットされ、Ｌレベルの
停止信号ＳＴＰが出力される。
Ｈレベルとなる状態が存在し、このとき、出力信号Ｓ７
５はＬレベルとなる。このＬレベルの信号Ｓ７５に基づ
いてセットリセットＦＦ７６がセットされ、Ｌレベルの
停止信号ＳＴＰが出力される。
【００５９】このＬレベルの停止信号ＳＴＰに基づいて
ロック検出回路３０の検出結果が無効され、ロック検出
信号ＬＤのレベルには関係なくロック検出信号ＬＤ１は
Ｌレベルとなる。
ロック検出回路３０の検出結果が無効され、ロック検出
信号ＬＤのレベルには関係なくロック検出信号ＬＤ１は
Ｌレベルとなる。
【００６０】なお、周波数信号ｆｖが停止するとその分
周信号である比較信号ＬＤＰが停止し、トグルＦＦ７４
はリセットされなくなる。従って、トグルＦＦ７４の出
力信号Ｓ７４は基準信号ＬＤＲの立ち上がりエッジが入
力される毎に反転する。また、比較信号ＬＤＰが停止す
ると、トグルＦＦ７３の動作が停止し、トグルＦＦ７３
の出力信号Ｓ７３はＨレベルに固定される。
周信号である比較信号ＬＤＰが停止し、トグルＦＦ７４
はリセットされなくなる。従って、トグルＦＦ７４の出
力信号Ｓ７４は基準信号ＬＤＲの立ち上がりエッジが入
力される毎に反転する。また、比較信号ＬＤＰが停止す
ると、トグルＦＦ７３の動作が停止し、トグルＦＦ７３
の出力信号Ｓ７３はＨレベルに固定される。
【００６１】そのため、出力信号Ｓ７３，Ｓ７４が共に
Ｈレベルとなる状態が存在し、このとき、出力信号Ｓ７
５はＬレベルとなる。また、基準信号ＬＤＲの立ち上が
りエッジが入力されると、セットリセットＦＦ７６がリ
セットされて停止信号ＳＴＰがＨレベルとなる。
Ｈレベルとなる状態が存在し、このとき、出力信号Ｓ７
５はＬレベルとなる。また、基準信号ＬＤＲの立ち上が
りエッジが入力されると、セットリセットＦＦ７６がリ
セットされて停止信号ＳＴＰがＨレベルとなる。
【００６２】従って、停止信号ＳＴＰのレベルは不定と
なるが、このときには、前記ロック検出回路３０はアン
ロック状態を検出してロック検出信号ＬＤはＬレベルと
なるため、ロック検出信号ＬＤ１はＬレベルとなり、問
題はない。
なるが、このときには、前記ロック検出回路３０はアン
ロック状態を検出してロック検出信号ＬＤはＬレベルと
なるため、ロック検出信号ＬＤ１はＬレベルとなり、問
題はない。
【００６３】さて、本実施の形態は、以下の効果があ
る。 （１）本形態の信号検出回路７０は基準信号ＬＤＲの停
止を検出することによって発振信号ＯＳＣの停止を検出
しており、基準信号ＬＤＲが停止したときにロック検出
信号ＬＤを無効化してＬレベルのロック検出信号ＬＤ１
を出力できるので、通信機器の異常周波数での動作を防
止できる。
る。 （１）本形態の信号検出回路７０は基準信号ＬＤＲの停
止を検出することによって発振信号ＯＳＣの停止を検出
しており、基準信号ＬＤＲが停止したときにロック検出
信号ＬＤを無効化してＬレベルのロック検出信号ＬＤ１
を出力できるので、通信機器の異常周波数での動作を防
止できる。
【００６４】［第３の実施の形態］次に、第３の実施の
形態の信号検出回路を図６，図７に従って説明する。図
６は前記ロック検出器５４を構成する別の信号検出回路
８０を示す。信号検出回路８０はクロックバッファ８
１，８２、２つのデータＦＦ８２，８５及び２つのイン
バータ８３，８６を備える。なお、前記２入力ＮＡＮＤ
回路５７に代えて３入力ＮＡＮＤ回路８７を用いてい
る。
形態の信号検出回路を図６，図７に従って説明する。図
６は前記ロック検出器５４を構成する別の信号検出回路
８０を示す。信号検出回路８０はクロックバッファ８
１，８２、２つのデータＦＦ８２，８５及び２つのイン
バータ８３，８６を備える。なお、前記２入力ＮＡＮＤ
回路５７に代えて３入力ＮＡＮＤ回路８７を用いてい
る。
【００６５】クロックバッファ８１は基準信号ＬＤＲを
入力し、この信号ＬＤＲと同相の信号ＬＤＲ及び信号Ｌ
ＤＲと逆相の信号ＬＤＲバーを出力する。クロックバッ
ファ８４は比較信号ＬＤＰを入力し、この信号ＬＤＰと
同相の信号ＬＤＰ及び逆相の信号ＬＤＰバーを出力す
る。
入力し、この信号ＬＤＲと同相の信号ＬＤＲ及び信号Ｌ
ＤＲと逆相の信号ＬＤＲバーを出力する。クロックバッ
ファ８４は比較信号ＬＤＰを入力し、この信号ＬＤＰと
同相の信号ＬＤＰ及び逆相の信号ＬＤＰバーを出力す
る。
【００６６】データＦＦ８２のデータ端子Ｄには前記Ｎ
ＡＮＤ回路３１の出力信号Ｓ３１が入力され、クロック
端子ＣＫ，ＣＫバーには信号ＬＤＲバー，ＬＤＲがそれ
ぞれ入力されている。
ＡＮＤ回路３１の出力信号Ｓ３１が入力され、クロック
端子ＣＫ，ＣＫバーには信号ＬＤＲバー，ＬＤＲがそれ
ぞれ入力されている。
【００６７】データＦＦ８２は信号ＬＤＲバーの立ち上
がりエッジ、すなわち、信号ＬＤＲの立ち下がりエッジ
に同期して出力信号Ｓ３１をラッチし、ラッチした信号
と同レベルの出力信号Ｓ８２を出力端子Ｑから出力す
る。
がりエッジ、すなわち、信号ＬＤＲの立ち下がりエッジ
に同期して出力信号Ｓ３１をラッチし、ラッチした信号
と同レベルの出力信号Ｓ８２を出力端子Ｑから出力す
る。
【００６８】従って、図７に示すように、発振信号ＯＳ
Ｃが停止して基準信号ＬＤＲが停止すると、出力信号Ｓ
３１がＨレベルとなる。そのため、基準信号ＬＤＲが停
止した後、信号ＬＤＰバーの立ち上がりエッジ、すなわ
ち、比較信号ＬＤＰの立ち下がりエッジに同期してＨレ
ベルの信号Ｓ３１がラッチされ、Ｈレベルの出力信号Ｓ
８５が出力される。すなわち、発振信号ＯＳＣが停止し
たことが検出される。
Ｃが停止して基準信号ＬＤＲが停止すると、出力信号Ｓ
３１がＨレベルとなる。そのため、基準信号ＬＤＲが停
止した後、信号ＬＤＰバーの立ち上がりエッジ、すなわ
ち、比較信号ＬＤＰの立ち下がりエッジに同期してＨレ
ベルの信号Ｓ３１がラッチされ、Ｈレベルの出力信号Ｓ
８５が出力される。すなわち、発振信号ＯＳＣが停止し
たことが検出される。
【００６９】データＦＦ８５のデータ端子Ｄには前記出
力信号Ｓ３１が入力され、クロック端子ＣＫ，ＣＫバー
には信号ＬＤＰバー，ＬＤＰがそれぞれ入力されてい
る。データＦＦ８５は信号ＬＤＰバーの立ち上がりエッ
ジ、すなわち、信号ＬＤＰの立ち下がりエッジに同期し
て出力信号Ｓ３１をラッチし、ラッチした信号と同レベ
ルの出力信号Ｓ８５を出力端子Ｑから出力する。
力信号Ｓ３１が入力され、クロック端子ＣＫ，ＣＫバー
には信号ＬＤＰバー，ＬＤＰがそれぞれ入力されてい
る。データＦＦ８５は信号ＬＤＰバーの立ち上がりエッ
ジ、すなわち、信号ＬＤＰの立ち下がりエッジに同期し
て出力信号Ｓ３１をラッチし、ラッチした信号と同レベ
ルの出力信号Ｓ８５を出力端子Ｑから出力する。
【００７０】従って、周波数信号ｆｖが停止したとする
と、比較信号ＬＤＰが停止して出力信号Ｓ３１がＨレベ
ルとなる。そのため、比較信号ＬＤＰが停止した後、信
号ＬＤＲバーの立ち上がりエッジ、すなわち、基準信号
ＬＤＲの立ち下がりエッジに同期してＨレベルの信号Ｓ
３１がラッチされ、Ｈレベルの出力信号Ｓ８２が出力さ
れる。すなわち、周波数信号ｆｖが停止したことが検出
される。
と、比較信号ＬＤＰが停止して出力信号Ｓ３１がＨレベ
ルとなる。そのため、比較信号ＬＤＰが停止した後、信
号ＬＤＲバーの立ち上がりエッジ、すなわち、基準信号
ＬＤＲの立ち下がりエッジに同期してＨレベルの信号Ｓ
３１がラッチされ、Ｈレベルの出力信号Ｓ８２が出力さ
れる。すなわち、周波数信号ｆｖが停止したことが検出
される。
【００７１】ＮＡＮＤ回路８７は前記ロック検出信号Ｌ
Ｄと、インバータ８３を介して前記出力信号Ｓ８２を反
転した信号Ｓ８２バーと、インバータ８６を介して前記
出力信号Ｓ８５を反転した信号Ｓ８５バーとを入力し、
これらの信号ＬＤ，Ｓ８２バー，Ｓ８５バーの論理積に
基づく信号を前記インバータ５８に出力する。
Ｄと、インバータ８３を介して前記出力信号Ｓ８２を反
転した信号Ｓ８２バーと、インバータ８６を介して前記
出力信号Ｓ８５を反転した信号Ｓ８５バーとを入力し、
これらの信号ＬＤ，Ｓ８２バー，Ｓ８５バーの論理積に
基づく信号を前記インバータ５８に出力する。
【００７２】このように構成された信号検出回路８０で
は、基準信号ＬＤＲ及び比較信号ＬＤＰのいずれが一方
が停止すると、結果的に３入力ＮＡＮＤ回路８７のいず
れか１つの入力がＬレベルとなってＮＡＮＤ回路８７の
出力信号はＨレベルとなる。そのため、ロック検出回路
３０の検出結果が無効され、ロック検出信号ＬＤのレベ
ルには関係なくロック検出信号ＬＤ１はＬレベルとな
る。
は、基準信号ＬＤＲ及び比較信号ＬＤＰのいずれが一方
が停止すると、結果的に３入力ＮＡＮＤ回路８７のいず
れか１つの入力がＬレベルとなってＮＡＮＤ回路８７の
出力信号はＨレベルとなる。そのため、ロック検出回路
３０の検出結果が無効され、ロック検出信号ＬＤのレベ
ルには関係なくロック検出信号ＬＤ１はＬレベルとな
る。
【００７３】さて、本実施の形態は、以下の効果があ
る。 （１）本形態の信号検出回路８０は、基準信号ＬＤＲの
停止を検出することによって発振信号ＯＳＣの停止を検
出し、比較信号ＬＤＰの停止を検出することによって周
波数信号ｆｖの停止を検出している。基準信号ＬＤＲ又
は比較信号ＬＤＰが停止したときにロック検出信号ＬＤ
を無効化してＬレベルのロック検出信号ＬＤ１を出力で
きるので、通信機器の異常周波数での動作を防止でき
る。
る。 （１）本形態の信号検出回路８０は、基準信号ＬＤＲの
停止を検出することによって発振信号ＯＳＣの停止を検
出し、比較信号ＬＤＰの停止を検出することによって周
波数信号ｆｖの停止を検出している。基準信号ＬＤＲ又
は比較信号ＬＤＰが停止したときにロック検出信号ＬＤ
を無効化してＬレベルのロック検出信号ＬＤ１を出力で
きるので、通信機器の異常周波数での動作を防止でき
る。
【００７４】［第４の実施の形態］次に、第４の実施の
形態の信号検出回路を図８，図９に従って説明する。図
８は前記ロック検出器５４を構成する別の信号検出回路
９０を示す。信号検出回路９０はインバータ９１、クロ
ックバッファ９２、セットリセットＦＦ９３及びデータ
ＦＦ９４を備える。
形態の信号検出回路を図８，図９に従って説明する。図
８は前記ロック検出器５４を構成する別の信号検出回路
９０を示す。信号検出回路９０はインバータ９１、クロ
ックバッファ９２、セットリセットＦＦ９３及びデータ
ＦＦ９４を備える。
【００７５】クロックバッファ９２は比較信号ＬＤＰを
入力し、この信号ＬＤＰと同相の信号ＬＤＰ及び逆相の
信号ＬＤＰバーを出力する。セットリセットＦＦ９３の
セット端子Ｓにはインバータ９１を介して前記基準信号
ＬＤＲを反転した信号が入力され、リセット端子Ｒには
信号ＬＤＰバーが入力され、出力端子Ｑから出力信号Ｓ
９３をデータＦＦ９４に出力する。このＦＦ９３はＨレ
ベルの基準信号ＬＤＲに基づいてセットされてＨレベル
の出力信号Ｓ９３を出力し、Ｌレベルの信号ＬＤＰバ
ー、すなわち、Ｈレベルの比較信号ＬＤＰに基づいてリ
セットされてＬレベルの出力信号Ｓ９３を出力する。
入力し、この信号ＬＤＰと同相の信号ＬＤＰ及び逆相の
信号ＬＤＰバーを出力する。セットリセットＦＦ９３の
セット端子Ｓにはインバータ９１を介して前記基準信号
ＬＤＲを反転した信号が入力され、リセット端子Ｒには
信号ＬＤＰバーが入力され、出力端子Ｑから出力信号Ｓ
９３をデータＦＦ９４に出力する。このＦＦ９３はＨレ
ベルの基準信号ＬＤＲに基づいてセットされてＨレベル
の出力信号Ｓ９３を出力し、Ｌレベルの信号ＬＤＰバ
ー、すなわち、Ｈレベルの比較信号ＬＤＰに基づいてリ
セットされてＬレベルの出力信号Ｓ９３を出力する。
【００７６】データＦＦ９４のデータ端子Ｄには出力信
号Ｓ９３が入力され、クロック端子ＣＫ，ＣＫバーには
信号ＬＤＰ，ＬＤＰバーがそれぞれ入力されている。デ
ータＦＦ９４は信号ＬＤＰの立ち上がりエッジに同期し
て出力信号Ｓ９３をラッチし、出力端子Ｑからラッチし
た信号と同レベルの停止信号ＳＴＰをＮＡＮＤ回路５７
に出力する。
号Ｓ９３が入力され、クロック端子ＣＫ，ＣＫバーには
信号ＬＤＰ，ＬＤＰバーがそれぞれ入力されている。デ
ータＦＦ９４は信号ＬＤＰの立ち上がりエッジに同期し
て出力信号Ｓ９３をラッチし、出力端子Ｑからラッチし
た信号と同レベルの停止信号ＳＴＰをＮＡＮＤ回路５７
に出力する。
【００７７】従って、図９に示すように、発振信号ＯＳ
Ｃが停止して基準信号ＬＤＲが停止すると、セットリセ
ットＦＦ９３はセットされなくなり、出力信号Ｓ９３が
Ｌレベルに固定される。そのため、基準信号ＬＤＲの停
止直後における信号ＬＤＰの立ち上がりエッジに同期し
てデータＦＦ９４にはＬレベルの信号Ｓ９３がラッチさ
れ、Ｌレベルの停止信号ＳＴＰが出力される。すなわ
ち、発振信号ＯＳＣが停止したことが検出される。
Ｃが停止して基準信号ＬＤＲが停止すると、セットリセ
ットＦＦ９３はセットされなくなり、出力信号Ｓ９３が
Ｌレベルに固定される。そのため、基準信号ＬＤＲの停
止直後における信号ＬＤＰの立ち上がりエッジに同期し
てデータＦＦ９４にはＬレベルの信号Ｓ９３がラッチさ
れ、Ｌレベルの停止信号ＳＴＰが出力される。すなわ
ち、発振信号ＯＳＣが停止したことが検出される。
【００７８】このＬレベルの停止信号ＳＴＰに基づいて
ロック検出回路３０の検出結果が無効され、ロック検出
信号ＬＤのレベルには関係なくロック検出信号ＬＤ１は
Ｌレベルとなる。
ロック検出回路３０の検出結果が無効され、ロック検出
信号ＬＤのレベルには関係なくロック検出信号ＬＤ１は
Ｌレベルとなる。
【００７９】さて、本実施の形態の信号検出回路９０も
第１の形態の信号検出回路５６と同様の効果がある。
第１の形態の信号検出回路５６と同様の効果がある。
【００８０】
【発明の効果】以上詳述したように、本発明によれば、
発振信号の停止時においてロック検出器がロック検出状
態に固定されるのを防止して異常周波数での動作を防止
することができる。
発振信号の停止時においてロック検出器がロック検出状
態に固定されるのを防止して異常周波数での動作を防止
することができる。
【図１】第１の形態のＰＬＬ周波数シンセサイザのブロ
ック図
ック図
【図２】図１の信号検出回路の回路図
【図３】図２の信号検出回路のタイムチャート
【図４】第２の形態の信号検出回路の回路図
【図５】図４の信号検出回路のタイムチャート
【図６】第３の形態の信号検出回路及びロック検出回路
の回路図
の回路図
【図７】図６の信号検出回路のタイムチャート
【図８】第４の形態の信号検出回路及びロック検出回路
の回路図
の回路図
【図９】図８の信号検出回路のタイムチャート
【図１０】従来のＰＬＬ周波数シンセサイザのブロック
図
図
【図１１】従来のデジタル式ロック検出回路の回路図
【図１２】図１１のロック検出回路のタイムチャート
１１ 基準分周器 １２ 比較分周器 １３ 位相比較器 １４ チャージポンプ １５ ローパスフィルタ（ＬＰＦ） １６ 電圧制御発振器（ＶＣＯ） ３０ ロック検出回路 ５４ ロック検出器 ５６，７０，８０，９０ 信号検出回路 Ｄｏ 電圧信号 ｆｖ 周波数信号 ＬＤＰ 比較信号 ＬＤＲ 基準信号 ＯＳＣ 発振信号 ＶT 制御電圧信号 φＰ 第２の位相差信号 φＲ 第１の位相差信号
Claims (4)
- 【請求項１】 入力される制御電圧信号の電圧値に応じ
た周波数信号を出力する電圧制御発振器と、 所定周波数の発振信号を基準周波数に分周して基準信号
を出力する基準分周器と、 前記電圧制御発振器の周波数信号を分周することにより
比較信号を出力する比較分周器と、 前記基準信号の位相と前記比較信号の位相とを比較し、
その比較結果に基づく第１及び第２の位相差信号を出力
する位相比較器と、 前記第１，第２の位相差信号に基づいた電圧信号を出力
するチャージポンプと、 前記電圧信号に基づく制御電圧信号を前記電圧制御発振
器に出力するローパスフィルタと、 前記第１及び第２の位相差信号と前記発振信号とに基づ
いて前記比較信号の位相が基準信号の位相にロックした
ことを検出するためのロック検出器とを備え、外部から
の設定周波数と周波数信号の周波数とを一致させるよう
にしたＰＬＬ周波数シンセサイザにおいて、 前記ロック検出器は、前記発振信号が停止したかどうか
を検出し、発振信号が停止したことを検出したとき、該
ロック検出器の検出結果を無効化するための信号検出回
路を備えるＰＬＬ周波数シンセサイザ。 - 【請求項２】 前記信号検出回路は、前記発振信号と前
記周波数信号とに基づいて前記発振信号が停止したこと
を検出する請求項１に記載のＰＬＬ周波数シンセサイ
ザ。 - 【請求項３】 前記信号検出回路は、前記基準信号と前
記比較信号とに基づいて前記発振信号が停止したことを
検出する請求項１に記載のＰＬＬ周波数シンセサイザ。 - 【請求項４】 前記信号検出回路は、前記第１及び第２
の位相差信号と前記基準信号とに基づいて前記発振信号
が停止したことを検出するとともに、前記第１及び第２
の位相差信号と前記比較信号とに基づいて前記周波数信
号が停止したことを検出する請求項１に記載のＰＬＬ周
波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005220A JPH09200048A (ja) | 1996-01-16 | 1996-01-16 | Ｐｌｌ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005220A JPH09200048A (ja) | 1996-01-16 | 1996-01-16 | Ｐｌｌ周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09200048A true JPH09200048A (ja) | 1997-07-31 |
Family
ID=11605123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8005220A Pending JPH09200048A (ja) | 1996-01-16 | 1996-01-16 | Ｐｌｌ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09200048A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003507953A (ja) * | 1999-08-24 | 2003-02-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | チャージポンプフェイズロックループ回路 |
| US6757349B1 (en) | 1998-01-16 | 2004-06-29 | Fujitsu Limited | PLL frequency synthesizer with lock detection circuit |
| JP2006287736A (ja) * | 2005-04-01 | 2006-10-19 | Nec Electronics Corp | 検出回路及び半導体装置 |
| JP2012078967A (ja) * | 2010-09-30 | 2012-04-19 | Canon Inc | 電源制御装置及び画像形成装置 |
| KR101231743B1 (ko) * | 2009-04-24 | 2013-02-08 | 한국전자통신연구원 | 디지털 락 검출장치 및 이를 포함하는 주파수 합성기 |
-
1996
- 1996-01-16 JP JP8005220A patent/JPH09200048A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6757349B1 (en) | 1998-01-16 | 2004-06-29 | Fujitsu Limited | PLL frequency synthesizer with lock detection circuit |
| JP2003507953A (ja) * | 1999-08-24 | 2003-02-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | チャージポンプフェイズロックループ回路 |
| JP2006287736A (ja) * | 2005-04-01 | 2006-10-19 | Nec Electronics Corp | 検出回路及び半導体装置 |
| JP4541214B2 (ja) * | 2005-04-01 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 検出回路及び半導体装置 |
| KR101231743B1 (ko) * | 2009-04-24 | 2013-02-08 | 한국전자통신연구원 | 디지털 락 검출장치 및 이를 포함하는 주파수 합성기 |
| JP2012078967A (ja) * | 2010-09-30 | 2012-04-19 | Canon Inc | 電源制御装置及び画像形成装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040610 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040817 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050111 |