KR0153391B1 - 기준 클럭의 손실을 감지하는 감지 회로를 갖는 클럭 신호 발생 회로 - Google Patents

기준 클럭의 손실을 감지하는 감지 회로를 갖는 클럭 신호 발생 회로 Download PDF

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Abstract

기준 클럭을 받고 이에 대응하여 기준 클럭의 손실을 감지하는 클럭 신호 발생회로를 개시한다. 위상 비교기(13)은 기준 클럭 신호와 PLL 합성기로부터의 안정된 클럭 사이의 위상 차이를 감지하며, 기준 클럭이 0 또는 1 레벨에 고정될 수 있는 경우에 기준 클럭 신호의 손실의 발생시 위상 비교기(13)의 DOWNB 신호의 상태는 0 레벨에 고정된다. DOWNB 신호는 기준 클럭 손실 감지 회로(12)를 사용하여 모니터된다. 만일 규정된 길이의 시간 동안 DOWNB 신호가 0 레벨에 머무른다면, 기준 클럭 손실 감지 회로(12)는 기준 클럭이 손실된다고 판정하고 XTALFAIL 신호를 활성 상태로 만든다.

Description

기준 클럭(reference clock)의 손실을 감지하는 감지 회로를 갖는 클럭 신호 발생 회로
제1도는 본 발명에 따른 반도체 소자의 블럭 다이어그램.
제2도는 제1도의 PFC 회로 다이어그램.
제3도는 제2도에 도시된 PFC의 동작 시간 도표(operation timing chart)로서,
제3a도는 기준 클럭 신호 XTALCLK의 동작 동안의 도표.
제3b도는 기준 클럭 신호 XTALCLK이 0 레벨에 고정된 도표.
제3c도는 기준 클럭 신호 XTALCLK이 1 레벨에 고정된 도표.
제4도는 제1도에 도시된 VCO의 입력 조절 전압에 대한 발진(oscillation) 주파수의 의존도를 나타낸 도표.
제5도는 제1도에 도시된 PLL 합성기의 기준 입력 주파수에 대한 출력 주파수의 의존도를 나타낸 도표.
제6도는 본 발명의 실시예 중 기준 클럭 감지 회로의 블럭 다이어그램.
제7도는 기준 클럭 감지 회로의 동작 시간 도표.
제8도는 종래 기술의 블럭 다이어그램.
제9도는 제8도의 도시된 종래의 림프 모드(limp mode) 제어 회로의 회로 다이어그램.
제10도는 제8도에 도시된 종래의 쉬프트 레지스터(shift register)의 회로 다이어그램.
제11도는 제8도에 도시된 종래의 림프 모드 제어 회로의 동작 시간 도표.
* 도면의 주요부분에 대한 부호의 설명
10 : 수정 11 : 발진 회로(X-OSC)
12 : 손실 감지 회로 13 : 위상/주파수 비교기(PFC)
14 : 전하 펌프 회로(CP) 15 : 저역 통과 필터(LPF)
16 : 전압 제어 발진기(VCO) 17 : 주파수 분할기
18 : VOCOCLK 출력 신호 29 : 고정 감지 회로(LOCDETECT)
81 : 림프 모드 제어 회로 82 : 위상 비교기
83 : 필터 93 : 림프 모드 제어 신호 발생 회로(LMCSGC)
본 발명은 클럭 신호 발생 회로, 특히 기준 클럭 신호를 받고 기준 클럭 신호에 응답하여 규정된 클럭을 발생시키는 클럭 발생기로 사용되는 클럭 신호 발생 회로에 관련된 것으로 이 회로는 또한 기준 클럭의 손실을 감지하기 위한 감지 회로를 갖추고 있다.
클럭 신호는 예를 들어 마이크로 컴퓨터 시스템 내의 순차동작(operational sequence)에서 기본적인 역할을 수행한다. 클럭 신호 발생을 위한 클럭 소스는 수정 발진기에 의해 주어지는 일정한 듀티 싸이클(duty cycle)을 갖는 클럭 신호로 만들어진다.
최근 들어, 클럭 신호의 클럭 속도(clock rate)의 증가에 맞추어, 클럭 신호는 비교적 낮은 주파수의 기준 클럭을 입력으로 하여 안정된 높은 주파수의 클럭을 얻을 수 있는 위상 동기 루프(phase locked loop; 이하에서는 PLL로 약칭한다) 주파수 합성기 회로에 의하여 만들어진다. PLL 회로는 전형적으로 위상(및/또는 주파수) 비교기(이하에서는 PFC로 약칭한다), 필터, 전압 제어 발진기(voltage controlled oscillator; 이하 VCO로 약칭한다) 및, 주파수 분할 회로로 구성되어 진다.
이 발진기에서, 수정 발진기와 같은 기준 발진기에 의해 생성되는 기준 클럭 신호의 주파수에 기초하여 배가된 주파수의 출력 클럭 신호를 얻는다. 그러나 이러한 발진기들의 문제점은 이러한 발진기들의 기준으로 사용되는 클럭 신호의 손실이다. 수정 발진기에 의해 만들어진 기준 클럭 신호가 손실될 수 있는 원인은 기계적인 또는 다른 요인에 기인하는데 이는 기준 클럭 신호를 사용하는 시스템의 신뢰성에 크게 영향을 준다. 위와 같은 이유로 인해 기준 클럭의 손실을 감지하는 기법을 일본 특개평 2-112008에 발표하였다. 이 출원의 내용은 다음의 내용 중 선행 기술로 간단히 설명한다.
종래의 클럭 발생기의 블럭 다이어그램을 제8도에 도시하였다. 이 클럭 발생기는 발진 회로(11) (이하에서는 X-OSC로 약칭한다), 외부 기준 클럭 신호의 손실 없이 안정된 클럭 신호를 발생하는 클럭 신호 감지 및 림프 모드 제어 회로(81)(이하 림프 제어 회로라고 약칭한다), 위상 비교기(82), 필터(83), 전압 제어 회로(84)(이하에서는 VCC로 약칭한다), VCO(16), 및 주파수 분할기(17)을 포함한다.
수정(10)은 EXTAL 핀과 XTAL(핀) 사이에 결합되어 X-OSC(11)에 연결된다. X-OSC(11)은 기준 클럭 신호 XTALCLK를 출력한다. 기준 클럭 신호 XTALCLK는 각각 림프 제어 회로(81)과 위상 비교기(82)에 입력된다. 주파수 분할기(17)은 출력 신호로서 분할된 클럭 신호 MCCLK를 출력한다. 분할된 클럭 신호 MCCLK는 역시 림프 제어 회로(81)과 위상 비교기(82)에 각각 입력된다. 위상 비교기(82)는 기준 클럭 신호 XTALCLK와 분할된 클럭 신호 MCCLK에 상응하여 신호 LOCK와 위상 오차 신호를 발생시키고, 신호 LOCK와 위상 오차 신호는 림프 제어 회로(81)와 필터(83)에 각각 입력된다. 림프 제어 회로(81)는 필터 인에이블 신호 FILTEN과 기준 전압 인에이블 신호 REFEN을 발생시킨다. 필터(83)는 위상 오차 신호와 신호 FILTEN에 따라 그 출력으로서 제어전압(control voltage) 신호를 발생시킨다. 제어 전압 신호와 출력 중의 하나인 림프 제어 회로(81)의 출력인 신호 REFEN는 VCC(84)에 입력되고 VCC의 출력 신호 VCOIN은 제어 전압으로 VCO(16)에 입력된다. VCO(16)은 VCOIN 신호에 따라 출력으로서 제어된 클럭 신호 VCOCLK를 발생시키며 이 신호는 분할된 클럭 신호 MCCLK를 발생시키는 주파수 분할기(17)에 입력된다. 또한, VCO(16)은 시스템 내의 클럭 제어 회로(특별히 도시하지 않았다)에서 사용되는 다양한 클럭 신호를 발생시킨다.
만일 림프 제어 회로(81)와 전압 제어 회로(84)의 동작이 없다면 제8도에 도시된 디바이스는 PLL 주파수 합성기로서의 잘 알려진 동작을 수행한다. 위상 비교기(82), 필터(83), VCO(16) 및 주파수 분할기(17)로 이루어진 루프 회로(귀환 회로 loop circuit)는 기준 클럭 신호 XTALCLK를 주파수 기준 신호로 받아 들여 합성 제어된 클럭 신호 VCOCLK를 발생시킨다. 제어된 클럭 신호 VCOCLK의 주파수는 기준 클럭 신호 XTALCLK의 주파수와 관련이 있다. 즉, 만일 주파수 분할기(17)가 입력 클럭에 대해 1/n배된 클럭을 출력한다면, 위상이 고정된 상태인 경우 제어된 클럭 신호 VCOCLK의 주파수 F는 다음 식에 따라 기준 클럭 신호 XTALCLK의 주파수 f에 의해 구할 수 있다.
F = n ×f
PLL 주파수 합성기의 설계, 제조, 및 동작은 반도체 업계에서는 잘 알려진 기술이므로 더 자세한 설명을 할 필요가 없다.
지금 만일 기준 클럭 신호 XTALCLK가 손실됐다면, 림프 제어 회로(81)는 이 사실을 감지하고 REFEN 신호를 비활성(inactive) 레벨에서 활성(active) 레벨로 바꾼다. REFEN 신호를 활성 레벨로 이동(shift)시킨 결과, 전압 제어 회로(84)는 VCO(16)에 주어지는 제어 전압을 필터(83)의 출력 신호에 좌우되는 전압에서 VCC(84)의 REFEN 신호에 좌우되는 전압으로 변화시킨다. 이는 귀환 조건이 더 이상 존재치 않음을 의미하며 VCO(16)의 출력은 VCC(84)에 의해 발생되는 기준 전압에 의해 결정되는 주파수를 갖고 기준 클럭 신호 XTALCLK에 의존하지 않는 클럭 신호가 된다. REFEN 신에 좌우되는 전압 제어 클럭 신호 VCOCLK의 주파수는, 비록 언제나 아래와 같지는 않지만, 일반적으로 정상 동작 상태에서 주어지는 것보다는 훨씬 낮은 주파수의 전압 제어 클럭 신호 VCOCLK에 맞추어진다. 전압 제어 클럭 신호 VCOCLK의 주파수 변화의 목적은 시스템 동작이나 정상 동작 상태를 유지하는 것을 목표로하기 보다는(데이타 처리부 1과 같음) 시스템 기능의 정지를 순차적으로 정정하는 동작이나 달성가능 한도의 낮은 수준의 처리용량으로 시스템의 연속적 동작을 제공하는 것이다.
제9도는 림프 제어 회로(81)의 블럭 다이어그램을 도시한다. 림프 제어 회로(84)로 입력은 XTALCLK, MCCLK, RST 및 LOCK 신호로 구성된다. RST 신호는 시스템의 시작 동작(starting up)이나 주파수 분할 비율의 변화, 클럭 정지 등과 같은 사용자나 사용자 프로그램에 의한 고의적인 외부 요인에 따라 위상 동기 상태가 파괴된 경우에 발생하는 신호이다. 다른 신호들은 이미 위에서 설명했다.
신호 LOCK와 신호 RST는 각각 플립 플롭(91)(이하에서는 FF로 약칭한다)의 셋 입력(set input) 단자와 리셋 입력(reset input) 단자에 입력된다.
IN 입력 단자에 기준 클럭 신호 XTALCLK를, CLK 입력 단자에 분할된 클럭신호 MCCCK를, 그리고 RES 입력 단자에는 FF(91)의 출력과 기준 클럭 신호 XTALCLK를 NOT-AND하여 얻어지는 반전된 앤드 게이트(이하에서는 NAND 게이트로 약칭한다)의 출력을 받는 쉬프트 레지스터(92)와, IN 입력 단자에는 NAND 게이트(94)의 출력을, CLK 입력 단자에는 신호 MCCLK를, 그리고 RES 입력단자에는 FF(91)의 출력과 NAND 게이트(94)의 출력을 NOT-ADD하여 얻어지는 NAND 게이트(95)의 출력을 받는 쉬프트 레지스터(93)은 각각의 쉬프트 레지스터로부터 OR 게이트(96)에게 오버플로우(이하에서는 OVF로 약칭한다) 출력을 입력한다. 그리고 OR 게이트(96)의 출력은 림프 모드 제어 신호 발생 회로(97)로 입력된다. 림프 모드 제어 신호 발생 회로(97)(이하에서는 LMCSGC라고 약칭한다)은 OR 게이트(96)으로부터의 입력에 따라 결국에 가서는 제어신호 REFEN 과 FILTEN을 발생하여 출력한다.
FF(91)은 시스템이 시작 동작을 하는 동안 PLL이 고정 조건에 도달했음을 나타내는 레지스터의 역할을 한다. PLL의 고정 조건이 유지되지 않는 경우는 RST 신호가 활성 레벨로 바뀌게 됨에 따라 FF(91)은 리셋된다. (제8도에 도시된) 위상비교기에 의해 위상차가 규정된 오차 범위 내로 들어옴이 확인된 상태에 해당하는 고정된 상태인 경우 LOCK 신호가 활성화되어 FF(91)이 셋 상태로 된다. 이러한 방법으로 위상 동기된 상태로의 전이 기간 동안의 기준 클럭의 손실은 감지되지 않는다.
만일 RST 신호가 활성 레벨로 되어 FF(91)의 출력이 0 (비활성 레벨)이 된다면 NAND 게이트(94와 95)의 출력은 모두 1 (활성 레벨)이 되고 쉬프트 레지스터(92와 93)들은 리셋된다. 쉬프트 레지스터(92와 93)의 OVF 출력이 모두 0 레벨이므로 OR 게이트(96)의 출력 역시 0 레벨이 된다. LMCSGC(97)은 입력이 0 인 경우 REFEN 신호는 0 레벨로, FILTEN 신호 레벨은 1 레벨로 출력하는 기능을 한다. 따라서 이와 같은 클럭 발생기는 PLL 합성기로서 기능하고 루프는 위상 동기 상태를 향하여 동작한다.
루프가 일단 위상 동기 상태에 도달하면, FF(91)은 셋트되고 그 출력은 1 레벨이 되며, NAND 게이트(94와 95)의 출력들은 FF(91)의 상태와 기준 클럭 신호 XTALCLK의 상태에 따라 결정된다. 바꾸어 말하면, 이런 순간에서는, NAND 게이트(94)의 출력은 기준 클럭 신호 XTALCLK의 반전이 되고, NAND 게이트(94)의 출력의 반전에 해당하는 NAND 게이트(95)의 출력 레벨은 기준 클럭 신호 XTALCLK의 레벨과 같게 된다. 따라서, 쉬프트 레지스터(92)는 기준 클럭 신호 XTALCLK가 레벨이 1 상태인 경우는 리셋 상태로부터 벗어나며, 쉬프트 레지스터(92)의 자리 이동 동작은(shifting operation)은 활성 상태가 되고, 반대로, 기준 클럭 신호 XTALCLK의 레벨이 0 인 상태인 경우는 쉬프트 레지스터(93)은 리셋 상태로부터 벗어나며, 쉬프트 레지스터(93)의 자리 이동 동작은 활성화된다.
쉬프트 레지스터(92와 93)의 동작은 CLK 입력 단자에 주어지는 클럭 신호를 사용하여 RST 신호가 0 레벨인 동안 입력 단자 IN에 주어지는 신호의 1 레벨 연속 기간(continued duration)을 계수하는 것이다.
쉬프트 레지스터의 구성의 예가 제10도에 도시되어 있다. 쉬프트 레지스터는 D 플립 플롭 래치(101, 102, 103 및 104)들 (이하에서는 DFF로 약칭한다)과 AND 게이트(105)로 구성된다. 쉬프트 레지스터(92)의 입력 단자 CLK는 DFF(101, 102, 103 및 104)의 입력 단자 CLKT 모두에 연결되고, 입력 신호 RES는 입력 단자 REST 모두에 연결되며, DFF(101)의 입력단자 D는 입력 단자 IN에 연결되고, 출력 Q는 DFF(102)의 입력 단자 D에 연결되며, DFF(102)의 출력 Q는 DFF(103)의 입력 단자 D에 연결되고 DFF(103)의 출력 Q는 DFF(104)의 입력 단자 D에 연결된다. 부가하여, 모든 DFF의 출력 Q들은 AND 게이트(105)의 입력들에 연결된다. 입력단자 REST에 입력되는 신호가 1 레벨인 기간 동안, 각각의 DFF의 출력 Q는 0 레벨이 되며 AND 게이트(105)의 출력인 OVF 신호는 0 레벨이 된다. 입력 단자 REST에 입력되는 입력 신호가 0 레벨이 되면 입력 단자 D의 데이타 레벨이 CLK 입력에 따라 연속적으로 자리 이동된다. AND 게이트(105)의 출력인 OVF 신호는 모든 DFF의 출력 Q가 1 레벨 상태인 경우에 1 레벨 상태로 되는데 이런 경우는 입력 단자 CLKT의 클럭에 따른 4개의 클럭 주기 동안 입력에 1 레벨이 유지된 경우에 생길 수 있다.
기준 클럭 신호 XTALCLK가 적절히 주어진 경우라면, 앞에 설명된 쉬프트 레지스터(92 및 93)은 기준 클럭 신호 XTALCLK와 분할된 클럭 신호 MCCLK의 주파수가 거의 같은 상태에 보통 있게 된다. 따라서, 신호 OVF는 쉬프트 레지스터(92 및 93)으로부터 발생하지 않으며 쉬프트 레지스터들은 기준 클럭 신호 XTALCLK 레벨의 변화에 따라 서로 교대하여 리셋이 된다. 따라서 OR 게이트(96)의 출력은 항상 0 레벨에 있게 된다. 일단 기준 클럭 신호 XTALCLK가 1 레벨에 머무르면, 분할된 클럭 신호 MCCLK에 따라서 기준 클럭 신호 XTALCLK의 레벨이 1 상태에 있는 시간을 계수하기 위한 자리 이동 동작과 OR 게이트(96)의 출력을 1 레벨로 되도록 쉬프트 레지스터(92)의 OVF 신호의 발생을 수행할 수 있도록 쉬프트 레지스터(92)의 리셋이 해제되고 활성상태 1 레벨로 된다. 쉬프트 레지스터(93)는 쉬프트 레지스터(92)와 유사하다. 즉, 위에 서술된 시스템은 기준 클럭의 손실을 감지하는 기능을 갖는다. LMCSGC(97)은 OR 게이트(96)의 출력 1에 따라서 출력신호 REFEN 과 FILTEN을 제어하여 REFEN 신호를 1 레벨로, FILTEN 신호를 0 레벨로 만든다.
제9도에 도시된 림프 제어 회로(81)의 동작 시간도를 제11도에 도시했다. 제11도는 기준 클럭 신호 XTALCLK가 1 레벨에 있는 경우를 나타낸다. 기준 클럭 신호 XTALCLK가 1 레벨을 유지하는 동안, NAND 게이트(96)의 출력은 0 레벨을 유지하며, 쉬프트 레지스터(92)의 리셋 상태는 해제된 상태를 유지한다. 게다가, 기준 클럭 신호 XTALCLK의 레벨 1이 이 순간에도 쉬프트 레지스터(92)의 IN 입력 단자에 인가된 상태를 유지하므로, 쉬프트 레지스터(92)는 MCCLK 신호의 클럭에 따라 데이타들을 순차적으로 이동시키며 MCCLK 신호의 4 계수 후에는 OVF 신호를 발생하며, 이는 OR 게이트의 출력을 1 레벨로 만든다. 이에 따라, LMCSGC(97)는 REFEN과 FILTEN 신호를 각각 1 과 0 레벨로 만든다.
기준 클럭 신호 XTALCLK가 0 레벨을 계속 유지하는 동안, 쉬프트 레지스터(93)는 위에 언급한 쉬프트 레지스터(92)와 유사한 동작을 한다.
위에 설명된 바와 같이, 림프 모드 제어 회로는 감지 순간에 이 경우0 과 1 레벨과 같은 각 레벨에 따른 시간을 측정하는 두개의 쉬프트 레지스터에 의하여 기준 클럭 신호의 손실의 감지를 수행한다.
일반적으로, 수정 발진기의 출력신호가 기준 클럭 신호로 사용되는데, 기준 클럭 신호의 손실이 발생한 순간의 레벨이 0 또는 1 레벨에 고정하는 지를 결정하기가 쉽지 않다. 따라서, 일반적인 디바이스에서는, 기준 클럭 신호를 손실하는 순간에 기준 클럭 신호의 0 과 1 레벨의 각각의 주기를 측정하기 위한 두가지의 측정수단에 의하여 기준 클럭 신호를 직접 관찰하며, 이는 회로의 면적을 크게하는 단점을 야기시킨다.
따라서, 본 발명의 목적은 기준 클럭의 손실의 동등함에 기인하여 위상 비교기의 출력이 항상 고정되고 기준 클럭 신호의 주파수가 0과 같은 것을 이용하여 그와 같은 결점을 제거하는 것과, 위상 비교기의 출력을 모니터하고 측정하여 기준 클럭의 손실을 감지하려는 것이다. 결과적으로 종래 기술에서 두 상태중 각각을 측정하던것 대신에 한 상태의 측정만으로 족하게 된다. 따라서 필요수단이 간단해지고 회로의 크기를 줄일 수 있다.
첨부 도면과 관련하여 이하에 서술된 발명의 상세한 설명을 참조하면 본 발명에 대해 위해 언급된 것, 또 다른 목적, 형태와 장점들이 명백해 진다.
다음으로 도면과 관련하여 본 발명의 실시예를 설명한다.
제1도는 본 발명의 실시예를 도시하는 전체 블럭다이어그램이다. 본 회로는 X-OSC(11), 기준 클럭 손실에 대한 기준 클럭 손실 감지 회로(12)(이하에서는 손실 감지회로라 약칭한다), PFC(13), 전하 펌프 회로(charge pump circuit, 14)(이하에서는 CP라 약칭한다), 저역 통과 필터(low pass filter, 15)(이하에서는 LPF라 약칭한다), VCO(16), 및 주파수 분할기(17)로 이루어 진다.
수정(10)은 핀 EXTALCLK와 핀 XTALCLK 사이에 결합되어 X-OSC(11)에 연결된다. X-OSC(11)은 기준 클럭 신호 XTALCLK를 출력한다. 기준 클럭 신호 XTALCLK는 한 입력으로서 PFC(13)에 입력된다. 주파수 분할기(17)는 분할된 클럭 신호 MCCLK를 출력한다. 분할된 클럭 신호 XTALCLK는 PFC(13)에 또다른 입력으로 입력된다. PFC(13)은 기준 클럭 신호 XTALCLK와 위상오차신호인 분할된 클럭 신호 MCCLK에 기초하여 LOCK신호, UPC신호 및 DOWNb 신호들을 발생한다. LOCK신호는 손실감지회로(12)이 입력되고 UPB신호와 DOWNb 신호는 각각 CP(14)의 각 입력단자에 입력된다. CP(14)의 출력은 LPF(15)에 입력되고, LPF(15)는 VCO(16)의 제어전압 VCOIN으로서 자신의 출력을 VCO(16)에 준다. VCO(16)은 VCOIN신호에 따르는 주파수의 클럭으로 제어된 클럭신호 VCOCLK(18)을 출력하고 이 출력을 분할된 클럭 신호 MCCLK를 발생하는 주파수 분할기(17)에게 공급한다. 그 다음에는 클럭 신호 VCOCLK(18)는 데이타 처리부로 인가된다.
제1도의 회로는 손실 감지 회로(12)를 제외하고는 PLL 합성기로 잘 알려진 회로를 나타낸다. 즉, PLL 합성기는 PFC(13), CP(14), LPF(15), VCO(16) 및 주파수 분할기(17)로 구성되며 주파수 기준 신호로 XTALCLK 신호를 받고 합성된 VCOCLK 신호를 출력한다. 정상 동작시, 이러한 PLL 합성기의 동작은 종래의 디바이스가 하는 동작과 같은 기능을 한다.
이제, 기준 클럭 신호 XTALCLK의 손실이 발생했다고 가정한다. 여기서 말하는 손실이란 기준 클럭 신호 XTALCLK가 0 또는 1 레벨에 고정된 경우와 수정(10)이 더 이상 클럭 신호를 발생하지 않는 상태를 말한다.
먼저 그와 상태에서의 PFC(13)의 동작을 설명하겠다.
제2도는 일반적으로 PFC로 잘 알려진 회로를 도시한다. 이 회로는 모토롤라에서 만든 MC4044형에 쓰이는 회로로 많이 인용된다. 즉, 이러한 PFC(13)은 NAND 게이트(20, 21, 22, 23, 24, 25, 26, 27~28)과 고정 감지 회로(29)(이하에서는 LOCDETECT로 약칭한다)로 이루어진다. NAND 게이트(20)은 기준 클럭 신호 XTALCLK와 NAND-게이트(27)의 출력을 입력으로 받고, 그 출력은 NAND 게이트(21, 26, 27)의 입력 단자에 입력한다. NAND 게이트(21, 22)와 NAND 게이트(23, 24)는 각각의 출력이 상대의 입력에 입력되는 플립 플롭 래치를 형성한다. NAND 게이트(21)의 출력은 NAND 게이트(26, 27)의 입력 단자에 입력된다. NAND 게이트(25)의 출력은 NAND 게이트(24, 26, 28)의 입력 단자에 입력된다. NAND 게이트(24)의 출력은 NAND 게이트(26, 28)의 입력 단자에 입력되고, NAND 게이트(26)의 출력은 NAND 게이트(22, 23)의 입력 단자에 연결되므로 NAND 게이트(21,22), N(23,24)로 각각 형성되는 플립 플롭에 래치에 대해 리셋 신호의 역할을 한다. NAND 게이트(26)의 출력은 또한 NAND 게이트(27, 28)의 입력 단자에 각각 입력된다. NAND 게이트(27)의 UPB 신호와 NAND 게이트(28)의 DOWNB 신호는 또한 LOCDETECT(29)의 입력 단자에 입력되고 결과적으로 LOCDETECT(29)는 LOCK 신호를 출력한다.
LOCDETECT(29)는 루프가 위상 동기 상태로 되었는지를 오차 신호로부터 감지하려는 것이며 위상 동기 상태에서는 1 레벨의 신호를 출력한다. UPB 신호와 DOWNB 신호는 오차 신호들이고, UPB 신호는 분할된 클럭 신호 MCCLK가 기준 클럭 신호 XTALCLK 보다 뒤지는 경우 0 레벨로 되며 반대로 DOWNB 신호는 분할된 클럭 신호 MCCLK가 기준 클럭 신호 XTALCLK 보다 앞서는 경우 0 레벨로 된다. 또한 만일 두 입력 클럭의 위상이 동일한 경우 UPB 신호와 DOWNB 신호는 둘다 1 레벨이 된다. 좀더 자세히 설명하면, 이 회로에서는 트레일링 에지(trailing edge)들이 비교되므로 UPB 신호와 DOWNB 신호들의 0 레벨의 폭은 기준 클럭 신호 XTALCLK와 분할된 클럭 신호 MCCLK의 트레일링 에지의 차이가 되고, UPB와 DOWNB 신호 중 어느 것이 활성 상태인가는 기준 클럭 신호 XTALCLK와 분할 클럭 신호 MCCLK 중 어느 것이 먼저 떨어지는 가에 따라 결정된다. 만일 기준 클럭 신호 XTALCLK가 먼저 떨어지면, UPB 신호는 0 레벨로 되고 역으로, 만일 분할 클럭 신호 MCCLK가 먼저 떨어지면 DOWNB 신호가 먼저 0 신호가 된다. 동작 시간도의 예가 제3a도에 도시되어 있다. 이 회로뿐만 아니라 일반적으로 PFC(13)의 동작은 UPB와 DOWNB와 같은 두 신호를 이용하여 결정되는 어느 클럭의 위상이 먼저인가가 도시되고 위상의 차이는 앞선 클럭(활성 기간 자체가 위상 차이 자체와 같을 필요는 없고 활성 기간이 위상 차이에 비례함만으로 충분하다)의 활성 기간에 의하여 근본적으로 표현된다. 명백히 알 수 있는 바와 같이 예를 들어 DOWNB 신호가 활성 상태로 된 경우 후에 만일 분할된 클럭 신호 MCCLK가 먼저 떨어진 후에 기준 클럭 신호 XTALCLK는 분할된 클럭 신호 MCCLK가 다시 떨어지기 전에는 떨어지지 않는다면 DOWNB 신호는 1을 계속 유지한다. 이제 기준 클럭 신호 XTALCLK가 0 또는 1 레벨에 고정된다는 사실을 기준 클럭 신호 XTALCLK가 주파수 제로의 클럭 파형을 갖는 것으로 간주될 수 있다.
따라서, 기준 클럭 신호 XTALCLK의 위상이 분할된 클럭 MCCLK 뒤에 쳐지게 되고, DOWNB 신호가 활성 0 레벨로 되고, 위상 차이가 무한대가 되고 따라서 DOWNB 신호는 0 레벨 유지를 계속한다. 그런 경우의 PFC(13)의 동작 시간도가 제3b도와, 제3c도에 도시되어 있다. 이들 도면으로부터 각 경우의 기준 클럭 신호 XTALCLK들이 0과 1 레벨에 고정됨을 볼 수 있으며 DOWNB는 활성 0 레벨을 계속 유지한다.
이제 제1도로 돌아와서, PLL 합성기의 동작을 설명하겠다. 위에 설명한 바와 같이, PFC(13)은 VCO(16)의 제어 전압 VCOIN을 제어하기 위하여 LOCK와 MCCLK 신호들의 위상 및/또는 주파수 사이의 차이에 대응하여 UPB 또는 DOWNB 신호를 발생한다. 따라서 발진 신호 VCOCLK가 제어된다. UPB 신호가 활성화되면 VCOCLK 신호의 주파수를 증가하기 위하여 VCOIN 신호의 레벨이 상승된다. 반대로, DOWNB 신호가 활성화되면 VCOCLK 신호의 주파수를 줄이기 위하여 VCOIN 신호의 레벨은 낮아진다, 만일, DOWNB 신호가 계속 활성 상태를 유지한다면 VCOIN 신호의 레벨은 계속 낮아져서 최종적으로 최소 레벨에 도달한다. 본 실시예에서, 제어 신호 전압 VCOIN의 이러한 최소 레벨은 0으로 설계되었다. 따라서 VCO(16)은 자유로운 동작 주파수를 갖는 클럭 신호를 만들기 위하여 자유동작 상태로 된다. 이 주파수는 제4도 내에 보여진 것과 같이 Fmin으로 표현되었다. 제4도로부터 또한 명백한 것처럼 최대 주파수 Fmax에까지 클럭 신호 VCOCLK를 변화시키기 위해 제어 신호 전압 VCOIN은 최대 레벨에 도달한다.
클럭 신호 VCOCLK는 기준 신호 XTALCLK에 좌우되므로 제5도에 보여진 관계가 그러한 관계로부터 유도된다. 특히 기준 클럭 신호 XTALCLK가 0에서 fmin 범위의 주파수인 경우 PLL 합성기는 기준 클럭 신호 XTALCLK의 클럭 주파수와 관계없는 자발적 동작 상태에서 Fmin 주파수를 갖는 신호를 출력한다. 기준 클럭 신호 XTALCLK의 주파수가 Fmin을 초과함에 따라, PLL 회로는 고정 범위(출력이 입력 주파수에 대응하여 따라가는 범위)에서 포획 범위(입력 주파수에 대한 위상 동기 상태로 회로가 진입하는 범위)로 상태를 변화시키며(transition), 기준 클럭 신호 XTALCLK의 주파수에 따라서 VCOCLK 신호의 주파수에 의해 결정되는 위상 동기 상태로 정해진다. 종래 기술에서의 주파수 사이의 관계는 식(1)에 나타냈다. 기준 클럭 신호 XTALCLK의 주파수가 더 증가함에 따라 VCOCLK 신호의 주파수는 발진 한계 주파수 Fmax에 도달하고 기준 클럭 신호 XTALCLK의 주파수가 그 이상이 되면 발진이 일어나지 않는다. 그러나, 대부분의 정상적인 경우라면 기준 클럭 신호 XTALCLK는 수정 발진기에 의해 주어지는 고정된 주파수를 갖는 다는 점을 고려한다면, 기준 클럭 신호 XTALCLK의 주파수가 도시된 것처럼 0에서 fmax까지의 범위내에 있는 경우만을 다룰 필요가 있다. 따라서, 시스템의 동작을 고려할 때, fmin fn fmax를 만족하는, 기준 클럭 신호의 손실이 발생하는 순간에서의 0 주파수의 정상 동작의 주파수 fn은 시스템에 대한 기준 클럭 신호의 주파수로 간주될 수 있고, 기준 클럭 신호의 손실시 VCOCLK 신호의 주파수는 오프셋 자발적 동작 주파수 Fmin이 된다. 바꾸어 말하면, 위와 같이 이루어진 PLL 합성기에서, 기준 클럭의 손실이 발생한 경우에서도 발진은 결코 멈추지 않는다.
위에서와 같이, 제1도의 PLL 합성기의 구성 부분은 기준 클럭 신호의 손실 발생시에도 발진을 계속하며, PFC(13)의 DOWNB 출력 신호는 활성 0 레벨로 된다는 것을 보였다. 이런 사실을 이용하여 손실 감지 회로(12)는 DOWNB 신호의 0 인 주기를 측정함으로써 기준 클럭 신호의 손실을 감지한다.
제6도에는 손실 감지 회로(12)의 블럭 다이어그램을 도시했다. 이 손실 감지 회로(12)는 쉬프트 레지스터(601, FF(602 및 603), LPF(604), NAND 게이트(605) 및 인버터 소자(이하에서는 INV로 약칭한다)(606 및 607)로 구성된다. 쉬프트 레지스터(601)은 종래 기술에 보여진 쉬프트 레지스터와 같은 종류이고, 입력 단자 IN은 VDD 레벨에, CLK 입력 단자는 분할된 클럭 신호 MCCLK에, NAND 게이트(605)의 출력은 RES 입력 단자에 연결된다. FF(603)은 셋 입력 단자에 LOCK 신호를 입력시키고, 종래 기술의 FF(91)과 유사한 기능을 갖는 리셋 입력 R에는 시스템의 동작 시작시와 같은 미고정 상태(unlocked stated)로부터 동작 시작시에 활성화되는 RST 신호가 입력되며, 그 출력 Q는 NAND 게이트(605)의 입력 단자에 입력된다. LPF(604)은 입력으로 DOWNB 신호를 갖으며, 잡음제거된 신호를 출력한다. LPF(604)의 출력은 INV(607)에 입력된어 반전된 후에 NAND 게이트(605)에 입력된다.
LPF(604)를 회로 내에 삽입하는 이유는 PFC(13)의 출력 신호 UPB와 DOWNB들이 위상 동기된 상태에서 조차도 보통 완전히 비활성 상태로 되지 않으며, PLL 회로가 적용된 귀환 경로(feedback)에 기인하여 항상 위상 동기 상태에 있도록 언제나 활성 펄스가 생성된다는 점이다. 그와 같은 펄스의 폭을 측정함에 있어 불필요한 짧은 펄스들은 회로의 잘못된 기능을 유발할 수 있으므로 바람직하지 않으며, LPF(604)의 목적을 특정값보다 폭이 작은 펄스들을 제거하려는 것이다.
FF(603)의 출력은 INV(606)의 입력에 입력된다. FF(602)는 INV(606)의 출력을 자신의 리셋 입력으로, 쉬프트 레지스터(601)의 OVF 출력을 셋 입력으로 받으며 자신의 Q 단자는 XTALCLK를 출력한다.
다음으로 손실 감지 회로(12)의 동작을 설명했다.
FF(603)이 시스템의 동작 시작시 리셋되고, 출력 Q는 0 레벨로 된다. 그 결과 NAND 게이트(605)와 INV(606)의 출력은 모두 1 레벨이 되고, 쉬프트 레지스터(601)와 FF(602) 모두 리셋된다. RST 신호가 비활성된 후 PLL 회로가 위상동기된 때, LOCK 신호는 활성화되고, FF(603)은 셋되어 그 출력 Q는 0 레벨로 간다. 따라서 INV(606)의 출력은 0 레벨로 되며 FF(602)의 리셋이 해제된다. 또한, NAND 게이트(605)의 출력은 INV(607)의 출력에 의하여 결정되며, DOWNB 신호의 레벨로부터 볼 때, NAND 게이트(605)의 논리 레벨은 DOWNB 신호의 논리 레벨과 일치한다. 따라서 쉬프트 레지스터(601)는 DOWNB 신호가 0 레벨인 경우 리셋이 해제된다. 쉬프트 레지스터(601)이 제10도와 같은 구성을 갖는 경우 DOWNB 신호가 분할된 클럭 신호 MCCLK의 4클럭 주기 동안 활성 0 레벨로 머무르는 경우 쉬프트 레지스터(601)로부터의 OVF의 발생한다. 제3a도에서 보는 바와 같이 그와 같은 경우는 회로가 위상 동기 상태인 동안 발생치 않는다. 쉬프트 레지스터(601)로부터의 OVF는 DOWNB 신호가 0 레벨에 계속 머무르는 경우 발생한다. 이런 상황에 대응하는 시간도가 제7도에 도시되었다.
도면에 의하면 DOWNB 신호가 0 레벨로 된 후 분할된 클럭 신호 MCCLK의 4번째 클럭에서 OVF가 발생되며, FF(602)는 셋되며 XTALFAIL 신호가 활성 1 레벨로 된다.
이 활성 1 레벨 XTALFAIL 신호는 순차적으로 데이타 처리부(1)로 공급된다. 그에 상응하여 데이타 처리부(1)은 밖으로 경고를 준다. 또한 데이타 처리부(1)은 예를 들어 처리 또는 XTALFAIL 신호를 인터럽트 신호로 간주함으로써 인터럽트 루틴에 의해 규정되거나 시스템의 정지 동작 루틴을 수행하는 처리는 위한 정상 루틴 이외의 백업 모드(back-up mode)를 수행한다.
위에 설명된 것과 같이, 본 발명은 기준 클럭의 손실이 PFC의 상태가 독특하게 결정될 수 있다는 사실을 사용한 장점을 구현함으로써, 일반적인 회로보다 1/2의 크기의 회로를 사용하여 종래의 기술과 견줄 수 있는 효과를 갖는 기준 클럭의 손실의 감지를 할 수 있다는 것을 보여준다.
이는 본 발명이 최근 몇년 동안의 칩들이 크기를 줄임으로써 비용과 전류 소모를 줄였던 것과, 소자 숫자 자체의 감소라는 측면에서 본다면 실패율의 감소와 같은 다양한 장점을 초래함을 뜻한다.
비록 본 발명이 단지 실시예를 참조하여 설명되었지만, 본 발명이 그러한 경우에만 제한되는 것이 아니며, 예를 들어 만일 기준 클럭의 손실이 위상 비교기의 상태가 독특하게 결정될 수 있는 점을 제공하는 상태를 감지할 수 있는 수단이 있다면, 위상 비교기의 구현 방법 내에서 유사한 효과를 얻을 수 있다는 것이 명백하다.
본 기술에 숙련되 사람들에게는 개시된 실시예의 여러가지 응용 및 수정이 본 발명의 진정한 범위 내 해당한다는 것은 명백한다. 예를 들어, 전압 제어 회로 VCC는 LPF(15)와 VCO(160) 사이에 연결되거나 제8도와 관련하여 설명된 것과 같은 방법으로 XTALFAIL 신호에 의해 제어될 수 있다.

Claims (10)

  1. 기준 클럭 신호에 응답하여 제어된 클럭 신호를 발생하고 위상 비교기를 갖는 위상 동기 루프 회로- 상기 위상 비교기는 상기 기준 클럭 신호를 수신하는 제1노드, 상기 제어된 클럭 신호를 수신하는 제2노드, 및 제3노드를 포함하고, 상기 위상 비교기는 상기 제어된 클럭 신호가 상기 기준 클럭 신호와 상이한 위상을 갖는 경우에 상기 제3노드에 제1활성 레벨을 출력하고,상기 제어된 클럭 신호가 상기 기준 클럭 신호와 동일한 위상을 갖는 경우에 상기 제3노드에 제1비활성 레벨을 출력함-, 상기 제3노드의 레벨에 응답하여 제4노드에 제1제어 신호를 출력하기 위해 상기 제3노드에 접속되는 동기 감지 회로(lock detection circuit)- 상기 제1제어 신호는 상기 제3 노드 레벨이 상기 제1활성 레벨로 존재하는 경우에 제2활성 레벨로 셋트되고, 상기 제3노드 레벨이 상기 제1비활성 레벨로 존재하는 경우에 제2비활성 레벨로 셋트됨-, 제5노드에 제2제어 신호를 출력하기 위해 상기 제3노드와 상기 제4노드에 접속되는 기준 클럭 손실 감지 회로- 상기 제2제어 신호는 상기 제1제어 신호가 소정의 시간 주기 동안 상기 제2활성 레벨을 유지하는 경우에 상기 기준 클럭 신호의 손실을 나타내기 위해 제3능동 레벨로 셋트됨- 를 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 기준 클럭 손실 감지 회로는 쉬프트 레지스터- 상기 쉬프트 레지스터는 상기 제3노드 및 상기 제4노드에 접속되고, 상기 제어된 클럭 신호에 응답하여 상기 제1제어 신호의 상기 활성 레벨을 쉬프팅함으로써 상기 제2제어 신호를 발생함-를 포함하는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서, 상기 제어된 클럭 신호 및 상기 제2제어 신호는 데이타 처리 장치에 공급되는 것을 특징으로 하는 반도체 디바이스.
  4. 제1노드에 기준 클럭 신호를 출력하기 위한 발진기; 상기 기준 클럭 신호에 응답하여 제1 제어된 클럭 신호를 발생하고, 위상 비교기, 제어 전압 발생기, 전압 제어 발진기 및 주파수 분할기를 포함하는 위상 동기 루프 회로- 상기 위상 비교기는 상기 기준 클럭 신호를 수신하기 위한 상기 제1노드, 상기 제1제어 클럭 신호를 수신하기 위한 상기 제2노드, 및 제3노드에 접속되고, 상기 위상 비교기는 상기 제1제어 클럭 신호가 상기 기준 클럭 신호와 상이한 위상을 갖는 경우에 에러 신호로서 제1활성 레벨을 상기 제3노드에 출력하고,상기 제1제어 클럭 신호가 상기 기준 클럭 신호와 동일한 위상을 갖는 경우에 상기 제3노드에 제1비활성 레벨을 출력하며, 상기 제어 전압 발생기는 상기 에러 신호에 응답하여 제어 신호를 발생하기 위해 상기 제3노드와 제4노드 사이에 접속되고, 상기 제4노드에 상기 제어 전압을 출력하고,상기 전압 제어 발진기는 상기 제5노드에 제2제어 클럭 신호를 출력하기 위해 상기 제4노드와 제5노드 사이에 접속되고, 상기 주파수 분할기는 상기 제2제어 클럭 신호를 1/n배(demultiplying) 하기 위해 상기 제5노드와 상기 제2노드 사이에 접속되고, 상기 제1제어 클럭 신호로서 상기 1/n배된 제2제어 클럭 신호를 출력함-; 상기 제3노드의 레벨에 응답하여 제6노드에 제1제어 신호를 출력하기 위해 상기 제3노드에 접속되는 동기 감지 회로- 상기 제1제어 신호는 상기 제3노드 레벨이 상기 제1활성 레벨을 나타내는 경우에 제2활성 레벨로 셋트되고, 상기 제3노드 레벨이 상기 제1비활성 레벨을 나타내는 경우에 제2비활성 레벨로 셋트됨-; 및 제7노드에 제2제어 신호를 출력하기 위해 상기 제3노드 및 상기 제6노드에 접속되는 기준 클럭 손실 감지 회로- 제2 제어 신호는 상기 제1제어 신호가 소정의 시간 주기 동안 상기 제2활성 레벨을 유지하는 경우에 상기 기준 클럭 신호의 손실을 나타내기 위해 제3활성 레벨에 셋트됨- 를 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제4항에 있어서, 상기 제2제어 클럭 신호 및 상기 제2제어 신호는 데이타 처리 장치에 공급되는 것을 특징으로 하는 반도체 디바이스.
  6. 기준 클럭 신호에 응답하여 제어된 클럭 신호를 발생하고, 위상 비교기를 갖는 위상 동기 루프 회로- 상기 위상 비교기는 상기 기준 클럭 신호를 수신하기 위한 제1노드, 상기 제어된 클럭 신호를 수신하기 위한 제2노드, 제3노드 및 제4노드를 포함하고, 상기 위상 비교기는 상기 제어된 클럭 신호가 상기 기준 클럭 신호에 대하여 제1극성의 상이한 위상을 갖는 경우에 상기 제3노드에 제1제어 클럭 신호를 출력하고, 상기 제어된 클럭 신호가 활성 및 비활성 레벨을 갖는, 상기 기준 클럭 신호에 대하여 상기 제1극성과 반대인 제2극성의 상이한 위상을 갖는 경우에 상기 제4노드에 제2제어 클럭 신호를 출력함-; 상기 제3노드, 상기 제4노드 및 상기 제2 및 제2제어 클럭 신호에 응답하여 제5노드에 제1제어 신호를 출력하기 위해 상기 제5노드에 접속되는 동기 감지 회로- 상기 제1제어 신호는 각각의 상기 제1 및 제2제어 클럭 신호가 상기 기준 클럭 신호에 대하여 상기 상이한 위상을 갖는 상기 제어된 클럭 신호를 나타내는 경우에 제1활성 레벨로 셋트되고, 상기 제1 및 제2제어 클럭 신호 모두가 상기 기준 클럭 신호에 대하여 동일한 위상을 갖는 상기 제어된 클럭 신호를 나타내는 경우 비활성 레벨로 셋트됨-; 및 상기 제4노드, 상기 제5노드, 및 제2제어 신호를 제6노드에 출력하기 위해 상기 제6노드에 접속되는 기준 클럭 손실 감지 회로- 상기 제2제어 신호는 상기 제 제어 신호가 소정의 시간 주가 동안 상기 제1활성 레벨을 유지하는 경우에 상기 기준 클럭 신호의 손실을 나타내기 위해 제2활성 레벨로 셋트됨- 를 포함하는 것을 특징으로 하는 반도체 디바이스.
  7. 제6항에 있어서, 상기 기준 클럭 손실 감지 회로는 상기 제2노드 및 상기 제6노드에 접속되고 리셋 단자를 갖고 있는 쉬프트 레지스터를 포함하고, 게이트 회로가 상기 제4노드, 상기 제5노드 및 상기 제1제어 신호가 상기 제1활성 레벨을 나타내고 상기 제2제어 클럭 신호가 상기 비활성 레벨을 나타내는 경우에 상기 쉬프트 레지스터를 리셋팅하고, 상기 제2제어 클럭 신호가 상기 활성 레벨을 나타내는 경우에 상기 쉬프트 레지스터를 리셋팅하지 않기 위해 상기 리셋트 단자에 접속되는 게이트를 포함하고, 상기 쉬프트 레지스터는 상기 쉬프트 레지스터가 상기 게이트 회로에 의해 리셋트되지 않는 경우에 상기 제어된 클럭 신호를 계수하고, 상기 쉬프트 레지스터가 오버플로우(overflow)하는 경우에 상기 제2제어 신호를 출력하는 것을 특징으로 하는 반도체 디바이스.
  8. 제1항에 있어서, 상기 제1제어 신호는 상기 제1제어 신호가 상기 제2비활성 레벨로 셋트되는 경우에 상기 위상 동기 루프 회로의 위상 동기 상태를 나타내는 것을 특징으로 하는 반도체 디바이스.
  9. 제4항에 있어서, 상기 제1제어 신호는 상기 제1제어 신호가 제2비활성 레벨로 셋트되는 경우에 상기 위상 동기 루프 회로의 위상 동기 상태를 나타내는 것을 특징으로 하는 반도체 디바이스.
  10. 제6항에 있어서, 상기 제1제어 신호는 상기 제1제어 신호가 상기 비활성 레벨로 셋트되는 경우에 상기 위상 동기 루프 회로의 위상 동기 상태를 나타내는 것을 특징으로 하는 반도체 디바이스.
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