JPH07131342A - クロック信号発生回路 - Google Patents
クロック信号発生回路Info
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- JPH07131342A JPH07131342A JP5270715A JP27071593A JPH07131342A JP H07131342 A JPH07131342 A JP H07131342A JP 5270715 A JP5270715 A JP 5270715A JP 27071593 A JP27071593 A JP 27071593A JP H07131342 A JPH07131342 A JP H07131342A
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
Abstract
(57)【要約】
【目的】基準クロックを受信し、それに応答して動作す
る半導体装置において、基準クロックの損失の検出を行
う。 【構成】ＰＬＬシンセサイザーにおいて、基準クロック
と出力クロックとの位相差を検出する位相比較器１３の
出力について、特に基準クロックが“０”固定、“１”
固定となる損失時において位相比較器１３のＤＯＷＮＢ
出力状態が“０”固定になる。このＤＯＷＮＢ出力を基
準クロック検出回路１２によりモニターを行う。基準ク
ロック検出回路１２はＤＯＷＮＢが所定の期間“０”レ
ベルにとどまれば基準クロックの損失であると判定し、
ＸＴＡＬＦＡＩＬ信号をアクティブにする。
る半導体装置において、基準クロックの損失の検出を行
う。 【構成】ＰＬＬシンセサイザーにおいて、基準クロック
と出力クロックとの位相差を検出する位相比較器１３の
出力について、特に基準クロックが“０”固定、“１”
固定となる損失時において位相比較器１３のＤＯＷＮＢ
出力状態が“０”固定になる。このＤＯＷＮＢ出力を基
準クロック検出回路１２によりモニターを行う。基準ク
ロック検出回路１２はＤＯＷＮＢが所定の期間“０”レ
ベルにとどまれば基準クロックの損失であると判定し、
ＸＴＡＬＦＡＩＬ信号をアクティブにする。
Description
【０００１】
【産業上の利用分野】本発明は、クロック信号発生回路
に関し、特に基準クロック信号を受信しかつ基準クロッ
ク信号に応答して所定のクロックを発生するクロック発
生器に用いられ基準クロック信号の損失を検出する手段
を有する発生回路に関する。
に関し、特に基準クロック信号を受信しかつ基準クロッ
ク信号に応答して所定のクロックを発生するクロック発
生器に用いられ基準クロック信号の損失を検出する手段
を有する発生回路に関する。
【０００２】
【従来の技術】クロック信号は例えばマイクロコンピュ
ータシステムにおける動作シーケンスの基本となる。こ
のようなクロック信号を発生するクロックソース源とし
ては、一般的には水晶発振器によって与えられる一定の
デューティーサイクルのクロック信号が用いられてき
た。しかしながら、近年はクロックレートの高速化など
に伴い比較的低周波数の基準クロックを入力とし高周波
数の安定したクロックを得ることが出来る位相同期ルー
プ（以下ＰＬＬ）周波数シンセサイザー回路が用いられ
るようになってきている。ＰＬＬ回路は典型的には位相
比較器（以下ＰＦＤ）、フィルタ、電圧制御発振器（以
下ＶＣＯ）および分周回路から構成されている。
ータシステムにおける動作シーケンスの基本となる。こ
のようなクロック信号を発生するクロックソース源とし
ては、一般的には水晶発振器によって与えられる一定の
デューティーサイクルのクロック信号が用いられてき
た。しかしながら、近年はクロックレートの高速化など
に伴い比較的低周波数の基準クロックを入力とし高周波
数の安定したクロックを得ることが出来る位相同期ルー
プ（以下ＰＬＬ）周波数シンセサイザー回路が用いられ
るようになってきている。ＰＬＬ回路は典型的には位相
比較器（以下ＰＦＤ）、フィルタ、電圧制御発振器（以
下ＶＣＯ）および分周回路から構成されている。
【０００３】これら発振器は共に外部基準クロックとし
て水晶発振子等の発振子を用い、この基準クロックの周
波数をもとに逓倍された周波数のクロック出力を得てい
るが、これらの問題点は基準となるクロック信号を損失
である。機械的、あるいはその他の理由により、水晶発
振器によって発生される周波数基準信号は失われること
が有り得、このことはシステムの信頼性に大きく関わ
る。そこで、この様な基準クロックの損失を検出するた
めに、特開平２−１１２００８号公報にその一手法が示
されている。以下に従来例としてその内容について簡単
に説明する。
て水晶発振子等の発振子を用い、この基準クロックの周
波数をもとに逓倍された周波数のクロック出力を得てい
るが、これらの問題点は基準となるクロック信号を損失
である。機械的、あるいはその他の理由により、水晶発
振器によって発生される周波数基準信号は失われること
が有り得、このことはシステムの信頼性に大きく関わ
る。そこで、この様な基準クロックの損失を検出するた
めに、特開平２−１１２００８号公報にその一手法が示
されている。以下に従来例としてその内容について簡単
に説明する。
【０００４】図８は従来のクロック発生装置のブロック
構成図である。本クロック発生装置は、発振器回路１
１、クリスタルの損失及び外部基準周波数なしに安定な
クロック信号が発生される“リンプモード”制御ロジッ
ク（以下リンプ制御回路）８１，位相コンパレータ８
２、フィルタ８３、電圧基準及び選択ロジック８４、Ｖ
ＣＯ１６，分周期１７が含まれている。
構成図である。本クロック発生装置は、発振器回路１
１、クリスタルの損失及び外部基準周波数なしに安定な
クロック信号が発生される“リンプモード”制御ロジッ
ク（以下リンプ制御回路）８１，位相コンパレータ８
２、フィルタ８３、電圧基準及び選択ロジック８４、Ｖ
ＣＯ１６，分周期１７が含まれている。
【０００５】クリスタル１０は発振回路１１に接続され
ているＥＸＴＡＬピン及びＸＴＡＬピンとの間に結合さ
れている。発振器１１はＸＴＡＬＣＬＫ信号を出力す
る。ＸＴＡＬＣＬＫ信号はリンプ制御回路８１，位相コ
ンパレータ８２それぞれに１つの入力として接続されて
いる。分周器１７は出力信号としてＭＣＣＬＫを出力す
る。ＭＣＣＬＫ信号もまたリンプ制御回路８１，位相コ
ンパレータ８２それぞれに１つの入力として接続されて
いる。位相コンパレータ８２は前記ＸＴＡＬ信号、ＭＣ
ＣＬＫ信号を受信しＬＯＣＫ信号、位相誤差信号を生成
し、ＬＯＣＫ信号はリンプ制御回路８１に位相誤差信号
はフィルタ８３にそれぞれ接続される。リンプ制御回路
８１は出力としてＦＩＬＥＮ（フィルターイネーブ
ル）、ＲＥＦＥＮ（基準電圧イネーブル）を発生する。
フィルタ８３は前記位相誤差信号と前記ＦＩＬＥＮ信号
を受信し１つの出力として制御電圧信号を発生する。制
御電圧信号とリンプ制御回路の１つの出力ＲＥＦＥＮ信
号はともに電圧基準および選択回路８４へ接続され、Ｖ
ＣＯＩＮを出力としてＶＣＯ１６に制御電圧として入力
される。ＶＣＯ１６は出力としてＶＣＯＣＬＫを発生
し、ＭＣＣＬＫ信号を発生する分周器１７に入力され
る。ＶＣＯＣＬＫはまたシステムに用いられる種々のク
ロック信号をクロック制御ロジック（特に図示せず）に
与えられる。
ているＥＸＴＡＬピン及びＸＴＡＬピンとの間に結合さ
れている。発振器１１はＸＴＡＬＣＬＫ信号を出力す
る。ＸＴＡＬＣＬＫ信号はリンプ制御回路８１，位相コ
ンパレータ８２それぞれに１つの入力として接続されて
いる。分周器１７は出力信号としてＭＣＣＬＫを出力す
る。ＭＣＣＬＫ信号もまたリンプ制御回路８１，位相コ
ンパレータ８２それぞれに１つの入力として接続されて
いる。位相コンパレータ８２は前記ＸＴＡＬ信号、ＭＣ
ＣＬＫ信号を受信しＬＯＣＫ信号、位相誤差信号を生成
し、ＬＯＣＫ信号はリンプ制御回路８１に位相誤差信号
はフィルタ８３にそれぞれ接続される。リンプ制御回路
８１は出力としてＦＩＬＥＮ（フィルターイネーブ
ル）、ＲＥＦＥＮ（基準電圧イネーブル）を発生する。
フィルタ８３は前記位相誤差信号と前記ＦＩＬＥＮ信号
を受信し１つの出力として制御電圧信号を発生する。制
御電圧信号とリンプ制御回路の１つの出力ＲＥＦＥＮ信
号はともに電圧基準および選択回路８４へ接続され、Ｖ
ＣＯＩＮを出力としてＶＣＯ１６に制御電圧として入力
される。ＶＣＯ１６は出力としてＶＣＯＣＬＫを発生
し、ＭＣＣＬＫ信号を発生する分周器１７に入力され
る。ＶＣＯＣＬＫはまたシステムに用いられる種々のク
ロック信号をクロック制御ロジック（特に図示せず）に
与えられる。
【０００６】リンプ制御ロジック８１及び電圧基準及び
選択回路８４の動作がなかったならば、図８の装置は、
ＰＬＬ周波数シンセサイザーとしてよく知られた動作を
する。位相コンパレータ８２、フィルター８３、ＶＣＯ
１６，分周器１７から構成されるループ回路は、周波数
基準信号としてＸＴＡＬＣＬＫを受信し、シンセサイズ
ド（ｓｙｎｔｈｅｓｉｚｅｄ）信号ＶＣＯＣＬＫを発生
する。ＶＣＯＣＬＫの周波数はＸＴＡＬＣＬＫの周波数
に関係している。即ち、今分周器１７が入力クロックに
対して１／ｎ分周されたクロックを出力するのであれば
ＶＣＯＣＬＫの周波数ＦはＸＴＡＣＬＫの周波数ｆに対
して、フェーズロック状態において Ｆ＝ｎ×ｆ −（１） として定まる。
選択回路８４の動作がなかったならば、図８の装置は、
ＰＬＬ周波数シンセサイザーとしてよく知られた動作を
する。位相コンパレータ８２、フィルター８３、ＶＣＯ
１６，分周器１７から構成されるループ回路は、周波数
基準信号としてＸＴＡＬＣＬＫを受信し、シンセサイズ
ド（ｓｙｎｔｈｅｓｉｚｅｄ）信号ＶＣＯＣＬＫを発生
する。ＶＣＯＣＬＫの周波数はＸＴＡＬＣＬＫの周波数
に関係している。即ち、今分周器１７が入力クロックに
対して１／ｎ分周されたクロックを出力するのであれば
ＶＣＯＣＬＫの周波数ＦはＸＴＡＣＬＫの周波数ｆに対
して、フェーズロック状態において Ｆ＝ｎ×ｆ −（１） として定まる。
【０００７】ＰＬＬ周波数シンセサイザーの設計、製
造、動作は半導体工業においてよく知られた技術であっ
て、ここでさらに詳細に述べる必要はないであろう。
造、動作は半導体工業においてよく知られた技術であっ
て、ここでさらに詳細に述べる必要はないであろう。
【０００８】さて、今基準クロックであるＸＴＡＬＣＬ
Ｋが損失するとリンプ制御回路８１はこれを検出しＲＥ
ＦＥＮ信号をインアクティブからアクティブにする。電
圧基準および選択回路８４はＲＥＦＥＮ信号がアクティ
ブとなることにより、ＶＣＯ１６へ与える制御電圧をフ
ィルター８３の出力から電圧基準および選択回路８４内
の基準電圧発生回路の出力に切り替えること行う。この
ことは即ちループ状態はもはやなくなりＶＣＯ１６の出
力はＸＴＡＬＣＬＫには依存しないクロック信号とな
り、その周波数は電圧基準および選択回路８４にて生成
された基準電圧によって定まることを意味する。一般に
この時の周波数は、必ずしもそうではないが、通常動作
において与えられるよりずっと低い周波数のＶＣＯＣＬ
Ｋを与えるように設定される。その目的は、システム動
作を維持するよりむしろ、システムの順序正しい機能停
止、あるいは低レベルの容量で動作を継続するといった
モードの動作を与えることである。
Ｋが損失するとリンプ制御回路８１はこれを検出しＲＥ
ＦＥＮ信号をインアクティブからアクティブにする。電
圧基準および選択回路８４はＲＥＦＥＮ信号がアクティ
ブとなることにより、ＶＣＯ１６へ与える制御電圧をフ
ィルター８３の出力から電圧基準および選択回路８４内
の基準電圧発生回路の出力に切り替えること行う。この
ことは即ちループ状態はもはやなくなりＶＣＯ１６の出
力はＸＴＡＬＣＬＫには依存しないクロック信号とな
り、その周波数は電圧基準および選択回路８４にて生成
された基準電圧によって定まることを意味する。一般に
この時の周波数は、必ずしもそうではないが、通常動作
において与えられるよりずっと低い周波数のＶＣＯＣＬ
Ｋを与えるように設定される。その目的は、システム動
作を維持するよりむしろ、システムの順序正しい機能停
止、あるいは低レベルの容量で動作を継続するといった
モードの動作を与えることである。
【０００９】図９はリンプ制御回路８１のブロック図で
ある。リンプ制御回路８１の入力は、ＸＴＡＬＣＬＫ，
ＭＣＣＬＫ，ＲＳＴ，ＬＯＣＫ信号により構成されてい
る。ＲＳＴ信号は、システムの立ち上がりを初めとし
て、また分周比の変更、クロックの停止等の外的要因に
より故意にフェーズロック状態を崩した場合に発生する
信号である。他の信号は上記に述べられてきた。
ある。リンプ制御回路８１の入力は、ＸＴＡＬＣＬＫ，
ＭＣＣＬＫ，ＲＳＴ，ＬＯＣＫ信号により構成されてい
る。ＲＳＴ信号は、システムの立ち上がりを初めとし
て、また分周比の変更、クロックの停止等の外的要因に
より故意にフェーズロック状態を崩した場合に発生する
信号である。他の信号は上記に述べられてきた。
【００１０】ＬＯＣＫ信号、ＲＳＴ信号はそれぞれフリ
ップ・フロップ（以下Ｆ．Ｆ．）９１のセット入力とリ
セット入力に接続される。
ップ・フロップ（以下Ｆ．Ｆ．）９１のセット入力とリ
セット入力に接続される。
【００１１】ＸＴＡＬＣＬＫをＩＮ入力に、ＭＣＣＬＫ
をＣＬＫ入力に、Ｆ．Ｆ．９１の出力とＸＴＡＬＣＬＫ
の反転論理積（以下ＮＡＮＤ）９４の出力をＲＳＴ入力
に接続されるシフトレジスタ９２と、ＮＡＮＤ９２の出
力をＩＮ入力に、ＭＣＣＬＫをＣＬＫ入力に、Ｆ．Ｆ．
９１の出力とＮＡＮＤ９４の出力とのＮＡＮＤ９５の出
力をＲＳＴ入力に接続するシフトレジスタ９３は、その
各シフトレジスタからのＯＶＦ出力を論理積（以下Ｏ
Ｒ）９６に入力し、ＯＲ９６の出力はリンプモード制御
信号生成ロジック９７に接続される。リンプモード制御
信号生成炉じっく９７は最終的にＯＲ９６からの入力に
応答して、ＲＥＦＥＮ，ＦＩＬＴＥＮの制御信号を生成
し出力する。
をＣＬＫ入力に、Ｆ．Ｆ．９１の出力とＸＴＡＬＣＬＫ
の反転論理積（以下ＮＡＮＤ）９４の出力をＲＳＴ入力
に接続されるシフトレジスタ９２と、ＮＡＮＤ９２の出
力をＩＮ入力に、ＭＣＣＬＫをＣＬＫ入力に、Ｆ．Ｆ．
９１の出力とＮＡＮＤ９４の出力とのＮＡＮＤ９５の出
力をＲＳＴ入力に接続するシフトレジスタ９３は、その
各シフトレジスタからのＯＶＦ出力を論理積（以下Ｏ
Ｒ）９６に入力し、ＯＲ９６の出力はリンプモード制御
信号生成ロジック９７に接続される。リンプモード制御
信号生成炉じっく９７は最終的にＯＲ９６からの入力に
応答して、ＲＥＦＥＮ，ＦＩＬＴＥＮの制御信号を生成
し出力する。
【００１２】Ｆ．Ｆ．９１はＰＬＬがロック状態になっ
たことを示すレジスタとしての役割を果たす。システム
の立ち上がり等ＰＬＬのロック状態が成立しない時にＲ
ＳＴがアクティブとなりリセットされ、位相コンパレー
タ８２（図８）によってその位相差があらかじめ規定さ
れた誤差以内におさまったロック状態になるとアクティ
ブとなるＬＯＣＫ信号によりセットされる。これによ
り、フェーズロック状態への遷移期間中の基準クロック
損失の検出を行わない。
たことを示すレジスタとしての役割を果たす。システム
の立ち上がり等ＰＬＬのロック状態が成立しない時にＲ
ＳＴがアクティブとなりリセットされ、位相コンパレー
タ８２（図８）によってその位相差があらかじめ規定さ
れた誤差以内におさまったロック状態になるとアクティ
ブとなるＬＯＣＫ信号によりセットされる。これによ
り、フェーズロック状態への遷移期間中の基準クロック
損失の検出を行わない。
【００１３】Ｆ．Ｆ．９１の出力が“０”（インアクテ
ィブ）であればＮＡＮＤ９４，ＮＡＮＤ９５の出力は共
に“１”（アクテフィブ）となりシフトレジスタ９２，
９３はリセットされる。この時、シフトレジスタ９２，
９３のＯＶＦ出力ともに“０”であるからＯＲ９６も
“０”となる。リンプモード制御信号生成ロジック９７
は入力が“０”が入力されたときはＲＥＦＥＮが
“０”、ＦＩＬＥＮが“１”を出力として与えるように
機能し、本クロック発生装置はＰＬＬシンセサイザーと
して機能しループはフェーズロック状態にむけて動作し
ていく。
ィブ）であればＮＡＮＤ９４，ＮＡＮＤ９５の出力は共
に“１”（アクテフィブ）となりシフトレジスタ９２，
９３はリセットされる。この時、シフトレジスタ９２，
９３のＯＶＦ出力ともに“０”であるからＯＲ９６も
“０”となる。リンプモード制御信号生成ロジック９７
は入力が“０”が入力されたときはＲＥＦＥＮが
“０”、ＦＩＬＥＮが“１”を出力として与えるように
機能し、本クロック発生装置はＰＬＬシンセサイザーと
して機能しループはフェーズロック状態にむけて動作し
ていく。
【００１４】一旦ループがフェーズロック状態となると
Ｆ．Ｆ．９１がセットされ、その出力が“１”となり、
ＮＡＮＤ９４，９５の出力はもはやＦ．Ｆ．９１の状態
ではなくＸＴＡＬＣＬＫの状態により決定される。すな
わち、この時ＮＡＮＤ９４は、ＸＴＡＬＣＬＫの反転と
なり、さらにＮＡＮＤ９４の反転となるＮＡＮＤ９５の
出力レベルはＸＴＡＬＣＬＫのレベルに一致する。従っ
て、シフトレジスタ９２はＸＴＡＬＣＬＫが“１”レベ
ルにおいてリセットが解除され“１”のシフト動作を行
い、逆にシフトレジスタ９３はＸＴＡＬＣＬＫが“０”
レベルの時にリセットが解除され“１”のシフト動作を
行う。
Ｆ．Ｆ．９１がセットされ、その出力が“１”となり、
ＮＡＮＤ９４，９５の出力はもはやＦ．Ｆ．９１の状態
ではなくＸＴＡＬＣＬＫの状態により決定される。すな
わち、この時ＮＡＮＤ９４は、ＸＴＡＬＣＬＫの反転と
なり、さらにＮＡＮＤ９４の反転となるＮＡＮＤ９５の
出力レベルはＸＴＡＬＣＬＫのレベルに一致する。従っ
て、シフトレジスタ９２はＸＴＡＬＣＬＫが“１”レベ
ルにおいてリセットが解除され“１”のシフト動作を行
い、逆にシフトレジスタ９３はＸＴＡＬＣＬＫが“０”
レベルの時にリセットが解除され“１”のシフト動作を
行う。
【００１５】シフトレジスタ９２，９３の動作は、ＲＳ
Ｔが“０”レベルにおいてＩＮ入力に与えられた信号の
“１”レベルがどの位の期間続いたかをＣＬＫ入力に与
えられたクロックによってカウントするものである。
Ｔが“０”レベルにおいてＩＮ入力に与えられた信号の
“１”レベルがどの位の期間続いたかをＣＬＫ入力に与
えられたクロックによってカウントするものである。
【００１６】図１０にシフトレジスタの構成の一例を示
す。シフトレジスタはＤＦＦラッチ（以下ＤＦＦ）１０
１，１０２，１０３，１０４とＡＮＤ１０５により構成
されている。ＤＦＦ１０１，１０２，１０３，１０４の
各ＣＬＫ入力にはＣＬＫ入力信号が、また各ＲＳＴ入力
にはＲＳＴ入力信号が接続され、ＤＦＦ１０１のＤ入力
はＩＮ入力に接続されＱ出力はＤＦＦ１０２のＤ入力に
接続され、ＤＦＦ１０２のＱ出力はＤＦＦ１０３のＤ入
力にＤＦＦ１０３のＱ出力はＤＦＦ１０４のＤ入力に接
続されている。また各ＤＦＦのＱ出力はＡＮＤ１０５の
入力にそれぞれ接続されている。ＲＳＴ入力信号が
“１”の期間は各ＤＦＦのＱ出力は“０”となり、ＡＮ
Ｄ１０５の出力であるＯＶＦは“０”となる。ＲＳＴ入
力が“０”となると、ＣＬＫ入力によりＩＮ入力のデー
タレベルが次々にシフトしていくことになる。ＡＮＤ１
０５の出力はＯＶＦが“１”となるのは各ＤＦＦのＱ出
力が総て“１”となる時であるが、これはＩＮ入力にＣ
ＬＫ入力によるクロックで４クロック期間“１”レベル
が入力し続けた時である。
す。シフトレジスタはＤＦＦラッチ（以下ＤＦＦ）１０
１，１０２，１０３，１０４とＡＮＤ１０５により構成
されている。ＤＦＦ１０１，１０２，１０３，１０４の
各ＣＬＫ入力にはＣＬＫ入力信号が、また各ＲＳＴ入力
にはＲＳＴ入力信号が接続され、ＤＦＦ１０１のＤ入力
はＩＮ入力に接続されＱ出力はＤＦＦ１０２のＤ入力に
接続され、ＤＦＦ１０２のＱ出力はＤＦＦ１０３のＤ入
力にＤＦＦ１０３のＱ出力はＤＦＦ１０４のＤ入力に接
続されている。また各ＤＦＦのＱ出力はＡＮＤ１０５の
入力にそれぞれ接続されている。ＲＳＴ入力信号が
“１”の期間は各ＤＦＦのＱ出力は“０”となり、ＡＮ
Ｄ１０５の出力であるＯＶＦは“０”となる。ＲＳＴ入
力が“０”となると、ＣＬＫ入力によりＩＮ入力のデー
タレベルが次々にシフトしていくことになる。ＡＮＤ１
０５の出力はＯＶＦが“１”となるのは各ＤＦＦのＱ出
力が総て“１”となる時であるが、これはＩＮ入力にＣ
ＬＫ入力によるクロックで４クロック期間“１”レベル
が入力し続けた時である。
【００１７】さて、以上の様なシフトレジスタ９２，９
３は通常基準クロックＸＴＡＬＣＬＫが正常に与えらて
ている場合は、ＸＴＡＬＣＬＫとＭＣＣＬＫの周波数が
ほほ一致した状態であることからシフトレジスタ９２，
９３からＯＶＦが発生することなく、ＸＴＡＬＣＬＫの
変化に応じてお互い交互にリセットされている。従って
ＯＲ９６の出力は常に“０”レベルとなっている。ひと
たびＸＴＡＬＣＬＫが“１”あるいは“０”のレベルに
留まると、シフトレジスタ９２あるいはシフトレジスタ
９３のリセットが解除されＭＣＣＬＫによるシフト動作
が行われ、シフトレジスタ９２あるいは９３のＯＶＦが
発生しＯＲ９６の出力は“１”となる。すなわちここま
では基準クロック損失の検出の機能を持っている。リン
プ制御信号生成ロジック９７はＯＲ９６の出力“１”に
応答しＲＥＦＥＮ，ＦＩＬＴＥＮの各出力の制御を行
い、ＲＥＦＥＮを“１”にＦＩＬＴＥＮを“０”にす
る。
３は通常基準クロックＸＴＡＬＣＬＫが正常に与えらて
ている場合は、ＸＴＡＬＣＬＫとＭＣＣＬＫの周波数が
ほほ一致した状態であることからシフトレジスタ９２，
９３からＯＶＦが発生することなく、ＸＴＡＬＣＬＫの
変化に応じてお互い交互にリセットされている。従って
ＯＲ９６の出力は常に“０”レベルとなっている。ひと
たびＸＴＡＬＣＬＫが“１”あるいは“０”のレベルに
留まると、シフトレジスタ９２あるいはシフトレジスタ
９３のリセットが解除されＭＣＣＬＫによるシフト動作
が行われ、シフトレジスタ９２あるいは９３のＯＶＦが
発生しＯＲ９６の出力は“１”となる。すなわちここま
では基準クロック損失の検出の機能を持っている。リン
プ制御信号生成ロジック９７はＯＲ９６の出力“１”に
応答しＲＥＦＥＮ，ＦＩＬＴＥＮの各出力の制御を行
い、ＲＥＦＥＮを“１”にＦＩＬＴＥＮを“０”にす
る。
【００１８】図１１に図９に示すリンプ制御回路８１の
動作タイミングを示す。図１１はＸＴＡＬＣＬＫが
“１”レベル固定となってしまった場合を示す。ＸＴＡ
ＬＣＬＫが“１”になり続けると、ＮＡＮＤ９４の出力
が“０”になり続け、シフトレジスタ９２のリセットが
解除され続ける。また、この時シフトレジスタ９２のＩ
Ｎ入力にはＸＴＡＬＣＬＫのレベル“１”が与えられ続
けるから、シフトレジスタ９２はＭＣＣＬＫのクロック
に応答し、順にデータをシフトしていき、ＭＣＣＬＫの
４カウントのちシフトレジスタ９２のＯＶＦが発生しＯ
Ｒ９６が“１”となる。これに応答しリンプモード制御
信号生成ロジック９７はＲＥＦＥＮ，ＦＩＬＴＥＮをそ
れぞれ“１”と“０”にする。
動作タイミングを示す。図１１はＸＴＡＬＣＬＫが
“１”レベル固定となってしまった場合を示す。ＸＴＡ
ＬＣＬＫが“１”になり続けると、ＮＡＮＤ９４の出力
が“０”になり続け、シフトレジスタ９２のリセットが
解除され続ける。また、この時シフトレジスタ９２のＩ
Ｎ入力にはＸＴＡＬＣＬＫのレベル“１”が与えられ続
けるから、シフトレジスタ９２はＭＣＣＬＫのクロック
に応答し、順にデータをシフトしていき、ＭＣＣＬＫの
４カウントのちシフトレジスタ９２のＯＶＦが発生しＯ
Ｒ９６が“１”となる。これに応答しリンプモード制御
信号生成ロジック９７はＲＥＦＥＮ，ＦＩＬＴＥＮをそ
れぞれ“１”と“０”にする。
【００１９】ＸＴＡＬＣＬＫが“０”になり続けた場合
はシフトレジスタ９３がこれと同様の動作を行う。
はシフトレジスタ９３がこれと同様の動作を行う。
【００２０】上述したようにリンプモード制御回路は、
基準クロックの損失の検出を、その損出時のレベルの各
々、ここでは“０”と“１”、に応じてそれぞれの期間
を計測するシフトレジスタを備えることで実現してい
る。
基準クロックの損失の検出を、その損出時のレベルの各
々、ここでは“０”と“１”、に応じてそれぞれの期間
を計測するシフトレジスタを備えることで実現してい
る。
【００２１】
【発明が解決しようとする課題】一般に基準クロックと
しては水晶発振器の出力が用いられるが、一般によく知
られた水晶発振器でも明らかなように基準クロック損失
時にそのレベルが“０”レベル固定となるか、“１”レ
ベル固定となるかは規定することが出来ない。従来は基
準クロックを直接観測するため基準クロックの“０”レ
ベル、“１”レベルそれぞれの期間を計測するため計測
手段が２つ必要であり、回路規模が大きくなるという欠
点があった。
しては水晶発振器の出力が用いられるが、一般によく知
られた水晶発振器でも明らかなように基準クロック損失
時にそのレベルが“０”レベル固定となるか、“１”レ
ベル固定となるかは規定することが出来ない。従来は基
準クロックを直接観測するため基準クロックの“０”レ
ベル、“１”レベルそれぞれの期間を計測するため計測
手段が２つ必要であり、回路規模が大きくなるという欠
点があった。
【００２２】
【課題を解決するための手段】本発明は、かかる欠点を
解消するために、基準クロック損失が基準クロックの周
波数が０になることと等価であるため、その位相比較器
の出力が常に固定となっているということを利用し、こ
れをモニター、計測することにより基準クロック損出を
検出している。したがって、従来のように２状態のそれ
ぞれの計測ではなく１状態の計測ですみ、そのための手
段が簡単化し回路規模を小さく出来る。
解消するために、基準クロック損失が基準クロックの周
波数が０になることと等価であるため、その位相比較器
の出力が常に固定となっているということを利用し、こ
れをモニター、計測することにより基準クロック損出を
検出している。したがって、従来のように２状態のそれ
ぞれの計測ではなく１状態の計測ですみ、そのための手
段が簡単化し回路規模を小さく出来る。
【００２３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２４】図１は本発明の一実施例を示す全体ブロッ
ク図である。本回路は、発振器回路１１、基準クロック
損失検出回路１２，ＰＦＤ１３、チャージポンプ回路
（以下ＣＰ）１４、ローパスフィルタ（以下ＬＥＰ）１
５、ＶＣＯ１６，分周器１７を含んでいる。
ク図である。本回路は、発振器回路１１、基準クロック
損失検出回路１２，ＰＦＤ１３、チャージポンプ回路
（以下ＣＰ）１４、ローパスフィルタ（以下ＬＥＰ）１
５、ＶＣＯ１６，分周器１７を含んでいる。
【００２５】クリスタル１０は発振回路１１に接続され
ているＥＸＴＡＬピン及びＸＴＡＬピンとの間に結合さ
れている。発振器１１はＸＴＡＬＣＬＫ信号を出力す
る。ＸＴＡＬＣＬＫ信号はＰＥＤ１３に１つの入力とし
て接続されている。分周器１７は出力信号としてＭＣＣ
ＬＫを出力する。ＭＣＣＬＫ信号もまたＰＦＤ１３の１
つの入力として接続されている。ＰＦＤ１３は前記ＸＴ
ＡＬＣＬＫ信号、ＭＣＣＬＫ信号を受信しＬＯＣＫ信
号、位相誤差信号であるＵＰＢ信号、ＤＯＷＮＢ信号を
生成し、ＬＯＣＬ信号は基準クロック損失検出回路１２
に、またＵＰＢ，ＤＯＷＮＢの各信号はＣＰ１４の各入
力に接続される。ＣＰ１４の出力はＬＰＦ１５に接続さ
れ、ＬＰＦ１５は出力としてＶＣＯへの制御電圧ＶＣＯ
ＩＮをＶＣＯ１６の入力に与える。ＶＣＯ１６はＶＣＯ
ＩＮの応じた周波数のクロックとしてＶＣＯＣＬＫを出
力し、ＭＣＣＬＫ信号を発生する分周器１７に入力され
るとともに、システムに用いられる種々のクロック信号
をクロック制御ロジック（特に図示せず）に与えられ
る。
ているＥＸＴＡＬピン及びＸＴＡＬピンとの間に結合さ
れている。発振器１１はＸＴＡＬＣＬＫ信号を出力す
る。ＸＴＡＬＣＬＫ信号はＰＥＤ１３に１つの入力とし
て接続されている。分周器１７は出力信号としてＭＣＣ
ＬＫを出力する。ＭＣＣＬＫ信号もまたＰＦＤ１３の１
つの入力として接続されている。ＰＦＤ１３は前記ＸＴ
ＡＬＣＬＫ信号、ＭＣＣＬＫ信号を受信しＬＯＣＫ信
号、位相誤差信号であるＵＰＢ信号、ＤＯＷＮＢ信号を
生成し、ＬＯＣＬ信号は基準クロック損失検出回路１２
に、またＵＰＢ，ＤＯＷＮＢの各信号はＣＰ１４の各入
力に接続される。ＣＰ１４の出力はＬＰＦ１５に接続さ
れ、ＬＰＦ１５は出力としてＶＣＯへの制御電圧ＶＣＯ
ＩＮをＶＣＯ１６の入力に与える。ＶＣＯ１６はＶＣＯ
ＩＮの応じた周波数のクロックとしてＶＣＯＣＬＫを出
力し、ＭＣＣＬＫ信号を発生する分周器１７に入力され
るとともに、システムに用いられる種々のクロック信号
をクロック制御ロジック（特に図示せず）に与えられ
る。
【００２６】図１において、基準クロック検出回路１２
がなければ、ＰＬＬシンセサイザーとしてよく知られた
回路である。即ちＰＦＤ１３，ＣＰ１４，ＬＰＦ１５，
ＶＣＯ１６，分周器１７から構成されるループ回路は、
周波数基準信号としてＸＴＡＬＣＬＫを受信し、かつシ
ンセサイズド信号ＶＣＯＣＬＫを発生する。正常動作時
はこのＰＬＬシンセサイザは動作としては従来例に示す
ものと同じ機能を持つ。
がなければ、ＰＬＬシンセサイザーとしてよく知られた
回路である。即ちＰＦＤ１３，ＣＰ１４，ＬＰＦ１５，
ＶＣＯ１６，分周器１７から構成されるループ回路は、
周波数基準信号としてＸＴＡＬＣＬＫを受信し、かつシ
ンセサイズド信号ＶＣＯＣＬＫを発生する。正常動作時
はこのＰＬＬシンセサイザは動作としては従来例に示す
ものと同じ機能を持つ。
【００２７】さて、いまＸＴＡＬＣＬＫの損失がおきた
場合を考える。ここでいう損失とはＸＴＡＬＣＬＫ信号
は“０”固定あるいは“１”固定となりもはやクロック
信号にならなくなった状態をいう。
場合を考える。ここでいう損失とはＸＴＡＬＣＬＫ信号
は“０”固定あるいは“１”固定となりもはやクロック
信号にならなくなった状態をいう。
【００２８】まず、その時のＰＦＤ１３の動作を説明す
る。
る。
【００２９】図２はＰＦＤとして一般によく知られた回
路である。この回路はモトローラ社製のＭＣ４０４４に
用いられているもので広く引用されている。すなわち、
本ＰＦＤ１３にはＮＡＮＤ２０，２１，２２，２３，２
４，２５，２６，２７，２８及びロック検出回路（以下
ＬＯＣＤＥＴＥＣＴ）２９が含まれる。ＮＡＮＤ２０は
ＸＴＡＬＣＬＫとＮＡＮＤ２７の出力を入力としその、
出力はＮＡＮＤ２１，２６，２７の各入力に接続され
る。ＮＡＮＤ２１と２２およびＮＡＮＤ２３と２４はそ
の出力がお互いの入力に接続されたフリップフロップの
ラッチを形成している。ＮＡＮＤ２１の出力はＮＡＮＤ
２６，２７の各入力に接続されている。ＮＡＮＤ２５は
ＭＣＣＬＫとＮＡＮＤ２８の出力を入力に接続されてい
る。ＮＡＮＤ２５の出力は、ＮＡＮＤ２４，２６，２８
の各入力に接続されている。ＮＡＮＤ２４の出力はＮＡ
ＮＤ２６，２８の各入力に接続され、ＮＡＮＤ２６の出
力はＮＡＮＤ２２，２３の入力に接続され、ＮＡＮＤ２
１，２２およびＮＡＮＤ２３，２４でそれぞれ形成され
ているフリップフロップラッチのリセット信号の役割を
はたしている。ＮＡＮＤ２６の出力はまた、ＮＡＮＤ２
７，２８それぞれの入力に接続され、ＮＡＮＤ２７の出
力はＵＰＢとして、またＮＡＮＤ２８の出力はＤＯＷＮ
Ｂとして出力するとともに、ＬＯＣＤＥＴＥＣＴ２９の
入力にも接続され、その結果としてＬＯＣＤＥＴＥＣＴ
２９はＬＯＣＫ信号を出力している。
路である。この回路はモトローラ社製のＭＣ４０４４に
用いられているもので広く引用されている。すなわち、
本ＰＦＤ１３にはＮＡＮＤ２０，２１，２２，２３，２
４，２５，２６，２７，２８及びロック検出回路（以下
ＬＯＣＤＥＴＥＣＴ）２９が含まれる。ＮＡＮＤ２０は
ＸＴＡＬＣＬＫとＮＡＮＤ２７の出力を入力としその、
出力はＮＡＮＤ２１，２６，２７の各入力に接続され
る。ＮＡＮＤ２１と２２およびＮＡＮＤ２３と２４はそ
の出力がお互いの入力に接続されたフリップフロップの
ラッチを形成している。ＮＡＮＤ２１の出力はＮＡＮＤ
２６，２７の各入力に接続されている。ＮＡＮＤ２５は
ＭＣＣＬＫとＮＡＮＤ２８の出力を入力に接続されてい
る。ＮＡＮＤ２５の出力は、ＮＡＮＤ２４，２６，２８
の各入力に接続されている。ＮＡＮＤ２４の出力はＮＡ
ＮＤ２６，２８の各入力に接続され、ＮＡＮＤ２６の出
力はＮＡＮＤ２２，２３の入力に接続され、ＮＡＮＤ２
１，２２およびＮＡＮＤ２３，２４でそれぞれ形成され
ているフリップフロップラッチのリセット信号の役割を
はたしている。ＮＡＮＤ２６の出力はまた、ＮＡＮＤ２
７，２８それぞれの入力に接続され、ＮＡＮＤ２７の出
力はＵＰＢとして、またＮＡＮＤ２８の出力はＤＯＷＮ
Ｂとして出力するとともに、ＬＯＣＤＥＴＥＣＴ２９の
入力にも接続され、その結果としてＬＯＣＤＥＴＥＣＴ
２９はＬＯＣＫ信号を出力している。
【００３０】ＬＯＣＤＥＴＥＣＴ２９はその誤差信号か
らループがフェーズロック状態になったかどうかを検出
するもので、フェーズロック状態で“１”を出力するも
のである。ＵＰＢ，ＤＯＷＮＢはそれぞれ誤差信号で、
ＸＴＡＬＣＬＫに比べＭＣＣＬＫが遅れていればＵＰＢ
信号を“０”に、また逆にＸＴＡＬＣＬＫに比べＭＣＣ
ＬＫが進んでいればＤＯＷＮＢ信号が“０”になる。ま
た両入力クロックの位相が同じであればＵＳＢ，ＤＯＷ
ＮＢ共に“１”となる。さらに具体的にいえば、本回路
の場合立ち下がりエッヂの比較を行っており、ＵＰＢ、
ＤＯＷＮＢの“０”レベルの幅はＸＴＡＬＣＬＫとＭＣ
ＣＬＫの立ち下がりエッヂの差になり、ＵＰＢがアクテ
ィブとなるかＤＯＷＮＢがアクティブとなるかはＸＴＡ
ＬＣＬＫ、ＭＣＣＬＫのうちどちらが先に立ち下がった
かにより決定される。ＸＴＡＬＣＬＫの立ち下がりが早
ければＵＰＢが、逆にＭＣＣＬＫの立ち下がりが早けれ
ばＤＯＷＮＢが“０”となる。図３（ａ）に動作タイミ
ング例を示す。本回路だけに限らず一般にＰＦＤの動作
は、ＵＰＢ，ＤＯＷＮＢのような２本の信号によりどち
らのクロックの位相が進んでいるか示し、基本的にその
アクティブ期間によりその位相差を表している（アクテ
ィブ期間そのものが位相差そのものである必要はなく、
位相差に比例したものであれば良い）。但し、明らかな
ように例えばＭＣＣＬＫが先に立ち下がり、ＤＯＷＮＢ
信号がアクティブとなった後、再びＭＣＣＬＫが立ち下
がりとなる前にＸＴＡＬＣＵＫが立ち下がらなければＤ
ＯＷＮＢ信号は連続したものとなる。さて、ＸＴＡＬＣ
ＬＫが“０”あるいは“１”固定となったということ
は、ＸＴＡＬＣＬＫが周波数０のクロック波形ととらえ
ることが出来る。
らループがフェーズロック状態になったかどうかを検出
するもので、フェーズロック状態で“１”を出力するも
のである。ＵＰＢ，ＤＯＷＮＢはそれぞれ誤差信号で、
ＸＴＡＬＣＬＫに比べＭＣＣＬＫが遅れていればＵＰＢ
信号を“０”に、また逆にＸＴＡＬＣＬＫに比べＭＣＣ
ＬＫが進んでいればＤＯＷＮＢ信号が“０”になる。ま
た両入力クロックの位相が同じであればＵＳＢ，ＤＯＷ
ＮＢ共に“１”となる。さらに具体的にいえば、本回路
の場合立ち下がりエッヂの比較を行っており、ＵＰＢ、
ＤＯＷＮＢの“０”レベルの幅はＸＴＡＬＣＬＫとＭＣ
ＣＬＫの立ち下がりエッヂの差になり、ＵＰＢがアクテ
ィブとなるかＤＯＷＮＢがアクティブとなるかはＸＴＡ
ＬＣＬＫ、ＭＣＣＬＫのうちどちらが先に立ち下がった
かにより決定される。ＸＴＡＬＣＬＫの立ち下がりが早
ければＵＰＢが、逆にＭＣＣＬＫの立ち下がりが早けれ
ばＤＯＷＮＢが“０”となる。図３（ａ）に動作タイミ
ング例を示す。本回路だけに限らず一般にＰＦＤの動作
は、ＵＰＢ，ＤＯＷＮＢのような２本の信号によりどち
らのクロックの位相が進んでいるか示し、基本的にその
アクティブ期間によりその位相差を表している（アクテ
ィブ期間そのものが位相差そのものである必要はなく、
位相差に比例したものであれば良い）。但し、明らかな
ように例えばＭＣＣＬＫが先に立ち下がり、ＤＯＷＮＢ
信号がアクティブとなった後、再びＭＣＣＬＫが立ち下
がりとなる前にＸＴＡＬＣＵＫが立ち下がらなければＤ
ＯＷＮＢ信号は連続したものとなる。さて、ＸＴＡＬＣ
ＬＫが“０”あるいは“１”固定となったということ
は、ＸＴＡＬＣＬＫが周波数０のクロック波形ととらえ
ることが出来る。
【００３１】従ってその時、位相はＸＴＡＬＣＬＫがＭ
ＣＣＬＫに対して遅れており、ＤＯＷＮＢがアクティブ
“０”となりその位相差は無限大となるためＤＯＷＮＢ
信号が“０”になり続ける。その時のＰＦＤの動作タイ
ミングを図３（ｂ）および（ｃ）に示す。ＸＴＡＬＣＬ
Ｋが“０”固定、“１”固定のそれぞれの場合において
ＤＯＷＮＢ信号がアクティブ“０”になる続けているこ
とがわかるであろう。
ＣＣＬＫに対して遅れており、ＤＯＷＮＢがアクティブ
“０”となりその位相差は無限大となるためＤＯＷＮＢ
信号が“０”になり続ける。その時のＰＦＤの動作タイ
ミングを図３（ｂ）および（ｃ）に示す。ＸＴＡＬＣＬ
Ｋが“０”固定、“１”固定のそれぞれの場合において
ＤＯＷＮＢ信号がアクティブ“０”になる続けているこ
とがわかるであろう。
【００３２】図１に戻って、基準クロック損失時のＰＬ
Ｌシンセサイザーの動作を説明する。ＣＰ１４，ＬＰＦ
１５はＰＦＤからのＵＰＢ、ＤＯＷＮＢに応じて最終的
にはＬＰＦ１５の出力ＶＣＯＩＮをＶＣＯ１６の基準電
圧として与える。ＵＰＢがアクティブになればＶＣＯＣ
ＬＫの周波数を上げようとＶＣＯＩＮのレベルをあげ、
またＤＯＷＮＢがアクティブとなればＶＣＯＣＬＫの周
波数を下げようとＶＣＯＩＮのレベルを下げる。もしＤ
ＯＷＮＢがアクティブになりつづければＶＣＯＩＮのレ
ベルは最低レベルまで下げられるであろう。この時ＶＣ
ＯＣＬＫはどうなるかは、ＶＣＯＩＮに対するＶＣＯＣ
ＬＫの関係で決定される。ＶＣＯ１６の構成については
種々のものが提案されているが、その機能はＶＣＯＩＮ
い応じてＶＣＯＣＬＫがコントロール出来るものであ
る。また、入力がない、あるいは０のときの動作は一般
にはオペアンプでは中心周波数としての自走周波数、あ
るいはＣＭＯＳ構成などではオフセット周波数としての
自走周波数における発振を行う。但し、ＣＭＯＳ構成の
場合必ずしも自走発振するとは限らない。それはオフセ
ット周波数の与え方がＶＣＯＩＮとしては０を与えてい
ても実際のＶＣＯ回路の入力として見た場合、内部であ
らかじめある電圧を与えることに等しいからである。さ
てオフセット周波数は、またパワーオン時点でのより早
いロックアップタイムにも貢献するであろう。即ちシス
テムとしての動作周波数範囲の下限近くにオフセット周
波数を設定しておけば、以降のフェーズロックまでの時
間が短縮されるからである。従って、一般には周波数シ
ンセサイザーをクロック生成装置に使うＶＣＯはオフセ
ット周波数あるいは自走周波数をもたせることは、特に
特殊なことではない。図４に、ＣＭＯＳ構成の一般的Ｖ
ＣＯの場合のＶＣＯＩＮとＶＣＯＣＬＫの模式的な関係
を示す。ＶＣＯＩＮが０でＶＣＯ１６はオフセット周波
数としてＦｍｉｎで自走発振のクロックをＶＣＯＣＬＫ
として出力する。これを踏まえて、ＰＬＬシンセサイザ
ーとして基準クロックに対する出力クロックの関係を表
したのが図５である。図５の示すところは、基準クロッ
クＸＴＡＬＣＬＫの周波数が０〜ｆｍｉｎまではＸＴＡ
ＬＣＬＫのクロック周波数に関係なく自走状態でＦｍｉ
ｎの周波数を出力する。ＸＴＡＬＣＬＫの周波数がｆｍ
ｉｎ以上になると、ＰＬＬはロックレンジ（入力周波数
に応じて出力が追従する範囲）からキャプチャレンジ
（入力周波数に応じて出力が追従する範囲）からキャプ
チャレンジ（入力周波数に対してフェーズロック状態に
入れる範囲）に移行し、ＸＴＡＬＣＬＫの周波数に応じ
てＶＣＯＣＬＫの周波数が決定されるフェーズロック状
態に落ち着く。このときの関係は従来例の式（１）にて
示した通りである。て、さらにＸＴＡＬＣＬＫの周波数
があがるとＶＣＯＣＬＫはもはや発振限界周波数Ｆｍａ
ｘに達し、それ以上の周波数では発振できなくなるであ
ろう。しかし通常、ＸＴＡＬＣＬＫがおおくは水晶発振
器で与えられる固定的な周波数であることを考えれば、
ＸＴＡＬＣＬＫの周波数としては０〜ｆｍａｘ以下の範
囲の場合についてだけ考えればよい。よって、あるシス
テムでの動作を考えた場合、その基準クロックの周波数
は正常動作時の周波数ｆｎ、但しｆｍｉｎ＜ｆｎ＜ｆｍ
ａｘ、か基準クロック損失時の周波数０の状態が考えら
れ、また基準クロック損失時にはＶＣＯＣＬＫの周波数
はオフセットの自走周波数Ｆｍｉｎとなる。つまり、こ
のように構成されたＰＬＬシンセサイザーにおいては基
準クロックの損失時にも発振が停止することはない。
Ｌシンセサイザーの動作を説明する。ＣＰ１４，ＬＰＦ
１５はＰＦＤからのＵＰＢ、ＤＯＷＮＢに応じて最終的
にはＬＰＦ１５の出力ＶＣＯＩＮをＶＣＯ１６の基準電
圧として与える。ＵＰＢがアクティブになればＶＣＯＣ
ＬＫの周波数を上げようとＶＣＯＩＮのレベルをあげ、
またＤＯＷＮＢがアクティブとなればＶＣＯＣＬＫの周
波数を下げようとＶＣＯＩＮのレベルを下げる。もしＤ
ＯＷＮＢがアクティブになりつづければＶＣＯＩＮのレ
ベルは最低レベルまで下げられるであろう。この時ＶＣ
ＯＣＬＫはどうなるかは、ＶＣＯＩＮに対するＶＣＯＣ
ＬＫの関係で決定される。ＶＣＯ１６の構成については
種々のものが提案されているが、その機能はＶＣＯＩＮ
い応じてＶＣＯＣＬＫがコントロール出来るものであ
る。また、入力がない、あるいは０のときの動作は一般
にはオペアンプでは中心周波数としての自走周波数、あ
るいはＣＭＯＳ構成などではオフセット周波数としての
自走周波数における発振を行う。但し、ＣＭＯＳ構成の
場合必ずしも自走発振するとは限らない。それはオフセ
ット周波数の与え方がＶＣＯＩＮとしては０を与えてい
ても実際のＶＣＯ回路の入力として見た場合、内部であ
らかじめある電圧を与えることに等しいからである。さ
てオフセット周波数は、またパワーオン時点でのより早
いロックアップタイムにも貢献するであろう。即ちシス
テムとしての動作周波数範囲の下限近くにオフセット周
波数を設定しておけば、以降のフェーズロックまでの時
間が短縮されるからである。従って、一般には周波数シ
ンセサイザーをクロック生成装置に使うＶＣＯはオフセ
ット周波数あるいは自走周波数をもたせることは、特に
特殊なことではない。図４に、ＣＭＯＳ構成の一般的Ｖ
ＣＯの場合のＶＣＯＩＮとＶＣＯＣＬＫの模式的な関係
を示す。ＶＣＯＩＮが０でＶＣＯ１６はオフセット周波
数としてＦｍｉｎで自走発振のクロックをＶＣＯＣＬＫ
として出力する。これを踏まえて、ＰＬＬシンセサイザ
ーとして基準クロックに対する出力クロックの関係を表
したのが図５である。図５の示すところは、基準クロッ
クＸＴＡＬＣＬＫの周波数が０〜ｆｍｉｎまではＸＴＡ
ＬＣＬＫのクロック周波数に関係なく自走状態でＦｍｉ
ｎの周波数を出力する。ＸＴＡＬＣＬＫの周波数がｆｍ
ｉｎ以上になると、ＰＬＬはロックレンジ（入力周波数
に応じて出力が追従する範囲）からキャプチャレンジ
（入力周波数に応じて出力が追従する範囲）からキャプ
チャレンジ（入力周波数に対してフェーズロック状態に
入れる範囲）に移行し、ＸＴＡＬＣＬＫの周波数に応じ
てＶＣＯＣＬＫの周波数が決定されるフェーズロック状
態に落ち着く。このときの関係は従来例の式（１）にて
示した通りである。て、さらにＸＴＡＬＣＬＫの周波数
があがるとＶＣＯＣＬＫはもはや発振限界周波数Ｆｍａ
ｘに達し、それ以上の周波数では発振できなくなるであ
ろう。しかし通常、ＸＴＡＬＣＬＫがおおくは水晶発振
器で与えられる固定的な周波数であることを考えれば、
ＸＴＡＬＣＬＫの周波数としては０〜ｆｍａｘ以下の範
囲の場合についてだけ考えればよい。よって、あるシス
テムでの動作を考えた場合、その基準クロックの周波数
は正常動作時の周波数ｆｎ、但しｆｍｉｎ＜ｆｎ＜ｆｍ
ａｘ、か基準クロック損失時の周波数０の状態が考えら
れ、また基準クロック損失時にはＶＣＯＣＬＫの周波数
はオフセットの自走周波数Ｆｍｉｎとなる。つまり、こ
のように構成されたＰＬＬシンセサイザーにおいては基
準クロックの損失時にも発振が停止することはない。
【００３３】さて、上述したように図１のＰＬＬシンセ
サイザーの構成部は基準クロックＸＴＡＬＣＬＫの損失
時にも自走発振により発振を継続し、かつＰＦＤ１３の
出力であるＤＯＷＮＢ信号がアクティブ“０”となるこ
とをみてきた。基準クロック損失検出回路１２はこのこ
とを利用し、ＤＯＷＮＢの“０”期間を計測し基準クロ
ックの損失を検出するものである。
サイザーの構成部は基準クロックＸＴＡＬＣＬＫの損失
時にも自走発振により発振を継続し、かつＰＦＤ１３の
出力であるＤＯＷＮＢ信号がアクティブ“０”となるこ
とをみてきた。基準クロック損失検出回路１２はこのこ
とを利用し、ＤＯＷＮＢの“０”期間を計測し基準クロ
ックの損失を検出するものである。
【００３４】図６に基準クロック損失検出回路１２のブ
ロック図を示す。本基準クロック損失検出回路はシフト
レジスタ６０１とＦ．Ｆ．６０２，６０３とＬＰＦ６０
４とＮＡＮＤ６０５と反転素子（以下ＩＮＶ）６０６，
６０７により構成される。シフトレジスタ６０１は従来
例にて示したシフトレジスタと同じで、ＩＮ入力にはＶ
ＤＤレベルをＣＬＫ入力にはＭＣＣＬＫ、ＲＥＳ入力に
はＬＯＣＫを、リセット入力にシステム立ち上がり時等
の非ロック状態からのスタート時にアクティブとなるＲ
ＳＴ信号が接続され従来例のＦ．Ｆ．９１と同様機能を
もち、そのＱ出力はＮＡＮＤ６０５の入力に接続され
る。ＬＰＦ６０４はＤＯＷＮＢを入力としたノイズ除去
した信号を出力する。ＬＰＦ６０４の出力はＩＮＶ６０
７に入力されて反転されＮＡＮＤ６０５に接続される。
ロック図を示す。本基準クロック損失検出回路はシフト
レジスタ６０１とＦ．Ｆ．６０２，６０３とＬＰＦ６０
４とＮＡＮＤ６０５と反転素子（以下ＩＮＶ）６０６，
６０７により構成される。シフトレジスタ６０１は従来
例にて示したシフトレジスタと同じで、ＩＮ入力にはＶ
ＤＤレベルをＣＬＫ入力にはＭＣＣＬＫ、ＲＥＳ入力に
はＬＯＣＫを、リセット入力にシステム立ち上がり時等
の非ロック状態からのスタート時にアクティブとなるＲ
ＳＴ信号が接続され従来例のＦ．Ｆ．９１と同様機能を
もち、そのＱ出力はＮＡＮＤ６０５の入力に接続され
る。ＬＰＦ６０４はＤＯＷＮＢを入力としたノイズ除去
した信号を出力する。ＬＰＦ６０４の出力はＩＮＶ６０
７に入力されて反転されＮＡＮＤ６０５に接続される。
【００３５】ＬＰＦ６０４をいれる理由は、一般にフェ
ーズロック状態であっても、ＰＦＤ１３のＵＰＢ，ＤＯ
ＷＮＢの出力は完全にインアクティブとなるのではな
く、常にフェーズロック状態に保つようにフィードバッ
クをかけるために、絶えずアクティブパルスが発生して
いるからである。このようなパルスの幅を計測するとき
不必要に短いパルスは回路の誤動作の原因となり好まし
いものではないため、あるパルス幅以下のパルスをＬＰ
Ｆ６０４にて除去することを目的としている。
ーズロック状態であっても、ＰＦＤ１３のＵＰＢ，ＤＯ
ＷＮＢの出力は完全にインアクティブとなるのではな
く、常にフェーズロック状態に保つようにフィードバッ
クをかけるために、絶えずアクティブパルスが発生して
いるからである。このようなパルスの幅を計測するとき
不必要に短いパルスは回路の誤動作の原因となり好まし
いものではないため、あるパルス幅以下のパルスをＬＰ
Ｆ６０４にて除去することを目的としている。
【００３６】Ｆ．Ｆ．６０３のＱ出力はまたＩＮＶ６０
６の入力に接続され、ＩＮＶ６０６の出力はＦ．Ｆ．６
０２のリセット入力にまたＦ．Ｆ．６０２のセット入力
にはシフトレジスタ６０１のＯＶＦ出力が接続されてい
る。Ｆ．Ｆ．６０２のＱ出力はＸＴＡＬＦＡＩＬ信号と
して出力されている。
６の入力に接続され、ＩＮＶ６０６の出力はＦ．Ｆ．６
０２のリセット入力にまたＦ．Ｆ．６０２のセット入力
にはシフトレジスタ６０１のＯＶＦ出力が接続されてい
る。Ｆ．Ｆ．６０２のＱ出力はＸＴＡＬＦＡＩＬ信号と
して出力されている。
【００３７】次に動作について説明する。
【００３８】通常システム立ち上がり時、ＲＳＴ信号に
よりＦ．Ｆ．６０３はリセットされそのＱ出力は“０”
となる。それによりＮＡＮＤ６０５，ＩＮＶ６０６の出
力とも“１”となり、シフトレジスタ６０１，Ｆ．Ｆ．
６０２はリセットされる。ＲＳＴ信号がインアクティブ
後、ＰＬＬがフェーズロックするとＬＯＣＫ信号がアク
ティブとなりＦ．Ｆ．６０３はセットされＱ出力は
“０”となる。従って、ＩＮＶ６０６の出力は“０”と
なりＦ．Ｆ．６０２のリセットは解除される。またＮＡ
ＮＤ６０５の出力はもはやＩＮＶ６０７の出力によって
決まり、ＤＯＷＮＢのレベルからみた場合、その論理レ
ベルはＤＯＷＮＢに一致する。従ってシフトレジスタ６
０１はＤＯＷＮＢが“１”の時リセットされ、ＤＯＷＮ
Ｂが“０”の時リセットが解除される。いまシフトレジ
スタ６０１が図１０に示した構成の場合、シフトレジス
タ６０１からのＯＶＦの発生はＭＣＣＬＫが４クロック
期間のあいだＤＯＷＮＢがアクティブ“０”となる場合
である。フェーズロック状態時においては図３（ａ）で
みたように、このようなことは起こらない。シフトレジ
スタ６０１からのＯＶＦが発生するのは、ＤＯＷＮＢが
“０”になり続けた場合に起こる。この時のタイミング
図を図７に示す。
よりＦ．Ｆ．６０３はリセットされそのＱ出力は“０”
となる。それによりＮＡＮＤ６０５，ＩＮＶ６０６の出
力とも“１”となり、シフトレジスタ６０１，Ｆ．Ｆ．
６０２はリセットされる。ＲＳＴ信号がインアクティブ
後、ＰＬＬがフェーズロックするとＬＯＣＫ信号がアク
ティブとなりＦ．Ｆ．６０３はセットされＱ出力は
“０”となる。従って、ＩＮＶ６０６の出力は“０”と
なりＦ．Ｆ．６０２のリセットは解除される。またＮＡ
ＮＤ６０５の出力はもはやＩＮＶ６０７の出力によって
決まり、ＤＯＷＮＢのレベルからみた場合、その論理レ
ベルはＤＯＷＮＢに一致する。従ってシフトレジスタ６
０１はＤＯＷＮＢが“１”の時リセットされ、ＤＯＷＮ
Ｂが“０”の時リセットが解除される。いまシフトレジ
スタ６０１が図１０に示した構成の場合、シフトレジス
タ６０１からのＯＶＦの発生はＭＣＣＬＫが４クロック
期間のあいだＤＯＷＮＢがアクティブ“０”となる場合
である。フェーズロック状態時においては図３（ａ）で
みたように、このようなことは起こらない。シフトレジ
スタ６０１からのＯＶＦが発生するのは、ＤＯＷＮＢが
“０”になり続けた場合に起こる。この時のタイミング
図を図７に示す。
【００３９】ＤＯＷＮＢが“０”になったのちＭＣＣＬ
Ｋの４クロック目にＯＶＦが発生し、Ｆ．Ｆ．６０２が
セットされＸＴＡＬＦＡＩＬがアクティブ“１”とな
る。
Ｋの４クロック目にＯＶＦが発生し、Ｆ．Ｆ．６０２が
セットされＸＴＡＬＦＡＩＬがアクティブ“１”とな
る。
【００４０】このＸＴＡＬＦＡＩＬ信号は、単なるステ
ータス信号として出力を行うことはもちろんのこと、マ
イコンなどのシステムに組み込まれた場合、このＸＴＡ
ＬＦＡＩＬ信号を割り込みとしてとらえあらかじめ割り
込みルーチン等によって規定された処理、例えば正常ル
ーチンとは別のバックアップモードなどを行うか、ある
いはシステムの停止動作のルーチンを実行する等の処理
を行う等、種々の手段に使用出来る。
ータス信号として出力を行うことはもちろんのこと、マ
イコンなどのシステムに組み込まれた場合、このＸＴＡ
ＬＦＡＩＬ信号を割り込みとしてとらえあらかじめ割り
込みルーチン等によって規定された処理、例えば正常ル
ーチンとは別のバックアップモードなどを行うか、ある
いはシステムの停止動作のルーチンを実行する等の処理
を行う等、種々の手段に使用出来る。
【００４１】なお、本発明は実施例を参照しある特定の
場合においてのみで説明したが、例えば、位相比較器の
構成方法によってはその限りではなく、基準クロック損
失時に位相比較器の状態が一意に定まるものであれば、
その状態を検出する手段をもつことによって同様の効果
が得られることは明かであり、本発明の主旨の範囲の限
りさまざまな応用、改良が可能であることは当業技術者
には容易であろう。
場合においてのみで説明したが、例えば、位相比較器の
構成方法によってはその限りではなく、基準クロック損
失時に位相比較器の状態が一意に定まるものであれば、
その状態を検出する手段をもつことによって同様の効果
が得られることは明かであり、本発明の主旨の範囲の限
りさまざまな応用、改良が可能であることは当業技術者
には容易であろう。
【００４２】
【発明の効果】以上説明したように本発明は、基準クロ
ック損失時にＰＦＤの状態が一意に定まることを利用す
ることにより、従来例とほぼ同じ効果を得ながら約半分
の回路規模で実現可能で基準クロックの損失の検出が可
能である。
ック損失時にＰＦＤの状態が一意に定まることを利用す
ることにより、従来例とほぼ同じ効果を得ながら約半分
の回路規模で実現可能で基準クロックの損失の検出が可
能である。
【００４３】このことは、近年のチップサイズ縮小によ
るコスト削減、消費電流の低減、また素子の数そのもの
を減らす意味で故障率が下がる等種々の利点がある。
るコスト削減、消費電流の低減、また素子の数そのもの
を減らす意味で故障率が下がる等種々の利点がある。
【図１】本発明の実施例の半導体装置のブロック図。
【図２】ＰＦＤの回路図。
【図３】図２のＰＦＤの動作タイミング図であり、
（ａ）はＸＴＡＬＣＬＫ動作時、（ｂ）はＸＴＡＬＣＬ
Ｋ“０”固定時、そして（ｃ）はＸＴＡＬＣＬＫ“１”
固定時をそれぞれ示す。
（ａ）はＸＴＡＬＣＬＫ動作時、（ｂ）はＸＴＡＬＣＬ
Ｋ“０”固定時、そして（ｃ）はＸＴＡＬＣＬＫ“１”
固定時をそれぞれ示す。
【図４】ＶＣＯの入力制御電圧の発振周波数の関係図。
【図５】ＰＬＬシンセサイザーの基準入力周波数と出力
周波数の関係図。
周波数の関係図。
【図６】本発明の実施例の基準クロック検出回路のブロ
ック図。
ック図。
【図７】基準クロック検出回路の動作タイミング図。
【図８】従来例のブロック図。
【図９】従来例のリンプモード制御回路の回路図。
【図１０】シフトレジスタの回路図。
【図１１】従来例のリンプモード制御回路の動作タイミ
ング図。
ング図。
１０ 水晶 １１ 発振器 １２ 基準クロック検出回路 １３ ＰＦＤ １４ ＣＰ １５，６０４ ＬＰＥ １６ ＶＣＯ １７ 分周器 ２０，２１，２２，２３，２４，２５，２６，２７，２
８，６０５，９４，９５ ＮＡＮＤ ２９ ＬＯＣＤＥＴＥＣＴ ６０１，９２，９３ シフトレジスタ ６０２，６０３，９１ フリップフロップ ６０６，６０７ ＩＮＶ ８１ リンプモード制御回路 ８２ 位相コンパレータ ８３ フィルタ ８４ 電圧基準および選択回路 ９６ ＯＲ ９７ リンプモード制御信号生成ロジック １０１，１０２，１０３，１０４ ＤＦＦ １０５ ＡＮＤ
８，６０５，９４，９５ ＮＡＮＤ ２９ ＬＯＣＤＥＴＥＣＴ ６０１，９２，９３ シフトレジスタ ６０２，６０３，９１ フリップフロップ ６０６，６０７ ＩＮＶ ８１ リンプモード制御回路 ８２ 位相コンパレータ ８３ フィルタ ８４ 電圧基準および選択回路 ９６ ＯＲ ９７ リンプモード制御信号生成ロジック １０１，１０２，１０３，１０４ ＤＦＦ １０５ ＡＮＤ
Claims (3)
- 【請求項１】 基準クロック信号を一方の入力に受ける
位相比較器と、前記位相比較器の位相誤差出力信号を受
信しそれに応答し発振周波数が制御されるクロック発振
部と、前記クロック発振部の出力が入力される分周器と
を備え、前記分周器の出力を前記位相比較器の他方の入
力に供給したフェーズ・ロック・ループを備え、さらに
前記位相比較器の位相誤差出力信号の状態に基づき前記
基準クロック信号の損失を検出する検出手段とを備える
ことを特徴とするクロック信号発生回路。 - 【請求項２】 前記位相比較器は、基準クロック信号の
ほうが分周器からのクロック出力より位相が進んでいる
場合にアクティブとなる第１の信号を出力する手段と、
基準クロック信号より分周器のクロック出力の位相が進
んでいる場合にアクティブとなる第２の信号を出力する
手段を備え、前記検出手段は、前記第２の信号が所定の
時間アクティブ状態に留まっていることを検出すること
を特徴とする請求項１記載のクロック信号発生回路。 - 【請求項３】 基準クロック信号を受信しかつ基準クロ
ック信号に応答して所定のクロックを発生するクロック
信号発生器を含み、前記クロック信号発生器のクロック
をシステムクロックソースとするマイクロコンピュータ
であって、前記クロック信号発生器は基準クロック入力
信号損失時に基準クロック信号損失を検出する手段を備
え、かつ前記基準クロック信号の損出を検出を割り込み
要求として発生する手段を備え、あらかじめ定められた
割り込み処理を行うことを特徴とするマイクロコンピュ
ータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5270715A JP2682401B2 (ja) | 1993-10-28 | 1993-10-28 | クロック信号発生回路 |
| US08/329,858 US5561390A (en) | 1993-10-28 | 1994-10-27 | Clock signal generation circuit having detective circuit detecting loss of reference clock |
| EP94117082A EP0651517B1 (en) | 1993-10-28 | 1994-10-28 | Clock signal generation circuit having detective circuit detecting loss of reference clock |
| KR1019940028579A KR0153391B1 (ko) | 1993-10-28 | 1994-10-28 | 기준 클럭의 손실을 감지하는 감지 회로를 갖는 클럭 신호 발생 회로 |
| DE69424367T DE69424367T2 (de) | 1993-10-28 | 1994-10-28 | Taktsignalgeneratorschaltung mit einer den Ausfall eines Referenztaktsignals detektierenden Schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5270715A JP2682401B2 (ja) | 1993-10-28 | 1993-10-28 | クロック信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07131342A true JPH07131342A (ja) | 1995-05-19 |
| JP2682401B2 JP2682401B2 (ja) | 1997-11-26 |
Family
ID=17489956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5270715A Expired - Fee Related JP2682401B2 (ja) | 1993-10-28 | 1993-10-28 | クロック信号発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5561390A (ja) |
| EP (1) | EP0651517B1 (ja) |
| JP (1) | JP2682401B2 (ja) |
| KR (1) | KR0153391B1 (ja) |
| DE (1) | DE69424367T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6493829B1 (en) | 1999-04-22 | 2002-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device enable to output a counter value of an internal clock generation in a test mode |
| WO2005039053A1 (ja) * | 2003-10-17 | 2005-04-28 | Renesas Technology Corp. | 半導体集積回路装置 |
| KR101579474B1 (ko) * | 2014-08-08 | 2015-12-22 | 아주대학교산학협력단 | 펄스 생성 장치 |
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| US5903748A (en) * | 1997-08-18 | 1999-05-11 | Motorola Inc. | Method and apparatus for managing failure of a system clock in a data processing system |
| US6111442A (en) * | 1998-03-09 | 2000-08-29 | International Business Machines Corporation | Phase-locked loop circuit with dynamic backup |
| US6222392B1 (en) * | 1998-04-17 | 2001-04-24 | Advanced Micro Devices, Inc. | Signal monitoring circuit for detecting asynchronous clock loss |
| FR2783986B1 (fr) * | 1998-09-30 | 2000-12-15 | St Microelectronics Sa | Procede et dispositif de generation d'un signal d'horloge |
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1993
- 1993-10-28 JP JP5270715A patent/JP2682401B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-27 US US08/329,858 patent/US5561390A/en not_active Expired - Lifetime
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- 1994-10-28 DE DE69424367T patent/DE69424367T2/de not_active Expired - Fee Related
- 1994-10-28 EP EP94117082A patent/EP0651517B1/en not_active Expired - Lifetime
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|---|---|
| DE69424367T2 (de) | 2001-02-08 |
| KR0153391B1 (ko) | 1998-12-15 |
| EP0651517A1 (en) | 1995-05-03 |
| KR950013048A (ko) | 1995-05-17 |
| US5561390A (en) | 1996-10-01 |
| EP0651517B1 (en) | 2000-05-10 |
| JP2682401B2 (ja) | 1997-11-26 |
| DE69424367D1 (de) | 2000-06-15 |
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