WO2005039053A1 - 半導体集積回路装置 - Google Patents

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WO2005039053A1
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signal
oscillation
circuit
semiconductor integrated
oscillator
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PCT/JP2003/013330
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French (fr)
Inventor
Noriaki Ogasawara
Hirofumi Mukai
Nobuyuki Kurosawa
Original Assignee
Renesas Technology Corp.
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Publication date
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop

Definitions

  • the present invention relates to a technology effective when applied to a technology for preventing a malfunction in a semiconductor integrated circuit device.
  • a crystal oscillator as a reference oscillation source for supplying an external clock from which an internal system clock is generated, or a crystal oscillator such as a crystal oscillator including the crystal oscillator and an oscillation circuit.
  • Lock oscillators are widely used.
  • the crystal unit is externally connected to two clock terminals (EXTAL and XTAL) provided in the semiconductor integrated circuit device. Further, the crystal oscillator is externally connected to one clock terminal (EXTAL terminal) provided in the semiconductor integrated circuit device.
  • the external clocks supplied by these clock oscillators are generated by a clock generator provided in the semiconductor integrated circuit device, and supplied to each internal logic circuit.
  • An object of the present invention is to provide a semiconductor integrated circuit device capable of reliably preventing a malfunction or the like even if an abnormality such as a stop occurs in an externally connected clock oscillator.
  • the semiconductor integrated circuit device of the present invention detects a signal state of an oscillation signal generated by an external oscillator externally connected to an oscillation signal terminal, and when the oscillation signal of the external oscillator is normal, the oscillation of the external oscillator
  • a clock generator that generates a clock signal based on the signal and generates a system clock signal based on the internal oscillation signal when the oscillation signal of the external oscillator is abnormal. It is a thing.
  • the semiconductor integrated circuit device of the present invention detects an oscillator that oscillates an external oscillator externally connected to an oscillating signal terminal, and detects the state of an oscillating signal of the external oscillator input via the oscillator.
  • An oscillation repair detection circuit for judging whether or not to output an oscillation signal generated by the external oscillator, and outputting the oscillation repair signal; a phase locked loop circuit for multiplying and outputting an oscillation signal output from the oscillation repair detection circuit;
  • a clock generation unit configured to generate a system clock signal based on a signal output from the phase locked loop circuit; and When no oscillation signal is output, an oscillation signal generated by a ring oscillator provided in the phase locked loop circuit is output.
  • FIG. 1 is a block diagram of a semiconductor integrated circuit device according to Embodiment 1 of the present invention
  • FIG. 2 is a connection configuration between an oscillator provided in the semiconductor integrated circuit device of FIG. 1 and a clock oscillator externally connected.
  • FIG. 3 is a block diagram showing a configuration of a PLL provided in the semiconductor integrated circuit device of FIG. 1, and FIG. 4 shows an example of an oscillation detection and repair circuit provided in the PLL of FIG. Description of the circuit configuration
  • Fig. 5 is a timing chart of each signal during normal operation of the oscillation detection and repair circuit of Fig. 4
  • Fig. 6 is the clock oscillator in the oscillation detection and repair circuit of Fig. 4 stopped from power-on.
  • FIG. 8 is a flowchart showing an example of an operation process in the oscillation detection and repair circuit of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • the semiconductor integrated circuit device 1 is, for example, a single-chip microcomputer used for automobiles, home appliances, and the like. As shown in FIG. 1, the semiconductor integrated circuit device 1 has a CPU (Central Processing Unit) 2 N RAM (R andom Access Memory) 3 s ROM (Rad on Only Memory) ) 4, Interrupt controller 5, BSC (Bus State Controller) 6, Timer 7, S
  • CPU Central Processing Unit
  • RAM Random Access Memory
  • ROM Read Only Memory
  • BSC Bus State Controller
  • 'It has a power supply terminal V cc and GND, and a power supply of 5 V, for example, is supplied to the power supply terminal V cc.
  • the CPU 2, the RAM 3, the ROM 4, the interrupt controller 5, the BSC 6, the timer 7, the SCI 8, and the flag setting register 9 are interconnected via a data path DB and an address path AB. Although not shown, control signal lines for transmitting control signals from the CPU 2 are connected to each other.
  • the CPU 2 performs a predetermined process based on the control program stored in the ROM 4.
  • the RAM 3 is a volatile memory that can be read and written at any time, and temporarily stores data used by the CPU 2 such as input / output data and operation data.
  • the ROM 4 is a nonvolatile memory, and stores a control program and the like.
  • the interrupt controller 5 includes the CPU 2 and other peripheral circuits (BSC 6, timer 7,
  • SCI 8 controls interrupt processing.
  • the BSC 6 controls signal transfer in the above-described address path AB, data path DB, and the like, and controls the state of each path.
  • Timer 7 is, for example, 8 It is a timer based on a bit counter.
  • the SCI 8 controls communication of serial data input / output from the outside.
  • the flag setting register 9 stores an oscillation state detection flag from the clock generator 10 and the like.
  • the clock generator 10 generates a system clock based on a clock signal generated from an externally connected clock oscillator (external oscillator).
  • This clock generator 10 is composed of an oscillator (internal oscillator) 10a, a PLL (Phase Locked Loop) 10b, and a CPG (clock generator: C 1 Pulse Pulse Generator). Consists of 10 c.
  • the oscillator 10a outputs a clock signal f in of a certain frequency by oscillating an externally connected clock oscillator.
  • PLL 10b outputs a quadrature signal f in output from the oscillator 10a.
  • This PLL 10b has a reset inversion signal RES obtained by inverting a reset signal RESN input from the outside by an imperter, etc., and a clock source switching enable signal set in the flag setting register 9. SSEs are connected so that they can be input.
  • the oscillation state flag SF is output from the PLL 10b to the flag setting register 9. If the oscillation state flag SF is “0”, for example, it indicates that the clock signal fin is normal, and if “1”, the clock signal fin is abnormal (for example, oscillation stops). It is shown that.
  • the CP GIOc generates various system clocks from the clock signal multiplied by PLLIOb, and supplies a system clock signal suitable for each module.
  • 2 is an explanatory diagram showing a connection configuration between the oscillator 10a of the semiconductor integrated circuit device 1 and a clock oscillator.
  • the clock oscillator externally connected to the semiconductor integrated circuit device 1 includes, for example, a crystal oscillator OSC 1 and a crystal oscillator OSC 2.
  • the crystal oscillator 0 SC 1 When the crystal oscillator 0 SC 1 is connected to the oscillator 10 a, as shown in FIG. 2 (a), it consists of the EXTAL terminal and the XTAL terminal provided in the semiconductor integrated circuit device 1. Connected to two clock terminals (oscillation signal terminals).
  • the crystal oscillator 0 SC 2 When a crystal oscillator 0 SC 2 composed of a crystal oscillator and an oscillation circuit is connected to the oscillator 10 a, as shown in FIG. 2 (b), the crystal oscillator 0 SC 2 is provided in the semiconductor integrated circuit device 1. Connected to the EXTAL terminal (clock terminal, oscillation signal terminal), and the other XTAL terminal is open (NC: Non-Connect).
  • the oscillator 10a includes a resistor connected between the EXTAL terminal and the XTAL terminal, and a NOR circuit. When a voltage is supplied to the oscillator 10a, the oscillator 10a The crystal oscillator OSC 1 or the crystal oscillator 0 SC 2 connected via this will oscillate.
  • FIG. 3 is a block diagram showing a configuration of PLL 10b.
  • the PLL 10b is composed of an oscillation detection and repair circuit 11, a phase comparator 12, a charge pump 13, a voltage controlled oscillator 14, a frequency divider 15, 16, and a feedback delay circuit 17. I have.
  • the clock signal f in output from the oscillator 10 a is input to the oscillation detection and repair circuit 11.
  • the oscillation detection and repair circuit 11 detects the normal / abnormal state of the clock signal f in and performs control according to the signal state of the clock signal f in.
  • phase detector 12 One input of the phase detector 12 is connected to the output of the oscillation detection and repair circuit 11, and the clock signal CDR out output from the oscillation detection and repair circuit 11 is input to the input. Is done.
  • the other input of the phase comparator 12 is connected so that the feedback clock f bclk 2 divided by the frequency dividing circuit 16 is input.
  • the phase comparator 12 detects a phase difference between the clock signal CDRout and the frequency-divided feedback clock fbc1k2 as a time difference, and outputs a pulse of the same degree as the time difference.
  • the output of the phase comparator 12 is connected to a charge pump 13.
  • the charge pump 13 generates a current according to the pulse of the phase comparator 12.
  • a voltage-controlled oscillator 14 is connected to the next stage of the charge pump 13.
  • the voltage-controlled oscillator 14 converts the current generated by the charge pump 13 into a voltage, and converts a clock signal (for example, 16 times the clock signal fin) whose oscillation frequency is changed based on the voltage. Output.
  • a frequency divider 15 is connected to the voltage controlled oscillator 14.
  • the frequency divider 15 divides the clock signal generated by the voltage control oscillator 14 by, for example, 12 and outputs the clock signal. Therefore, the clock signal output from the frequency divider 15 is, for example, the clock signal fin 8 times the frequency of This clock signal is input to CPGIoc (FIG. 1) as a clock signal fout generated by the PLL 10b.
  • the input of the feed-pack delay circuit 17 is connected to the output of the PLL 10 b, that is, the output of the frequency divider 15.
  • the feedpack delay circuit 17 is, for example, a delay circuit having a configuration in which a plurality of inverters are connected in series.
  • the feed-pack delay circuit 17 delays the clock signal output from the frequency divider 15 by a certain time (for example, the same delay as the system clock in the semiconductor integrated circuit device 1), adjusts the phase, and returns the feedback clock.
  • Output to frequency divider 16 as fbclkl.
  • the frequency divider 16 divides the frequency of the clock signal output from the frequency divider 15 by 1/8 and outputs the resultant signal to the phase comparator 12.
  • FIG. 4 is an explanatory diagram of a circuit configuration in the oscillation detection and repair circuit 11.
  • Oscillation detection and repair circuit 11 1 Oscillation state detection section (detection circuit) 18, Oscillation state detection latch section (selection circuit, detection result latch circuit) 19, selection signal generation section (selection circuit) 20, clock source It consists of a selection section (selection circuit, clock source selection circuit) 21 and a ring oscillator section (internal oscillation circuit) 22.
  • the oscillation state detecting section 18 is composed of the impellers Ivl to Iv5, filters Fl and F2, and an exclusive OR circuit EOR1.
  • the oscillation state detection latch section 19 is a latch circuit including the inverters IV 6 to IV 8, AND circuits AD 1 and AD 2, and NOR circuit NOR 1 and, OR 2.
  • the selection signal generation section 20 includes a NAND circuit ND1 and an inverter IV9.
  • the source selection unit 21 includes a NOR circuit NOR3, a NAND circuit ND2, an exclusive OR circuit EOR2, and the impellers IV10 to IV12.
  • the ring oscillator section 22 is composed of an oscillation circuit in which a plurality of impellers are connected in a ring, and generates and outputs a clock signal CKr.
  • the input section of the inverter IV 1 is connected so that the clock signal fin output from the oscillator 10 a is input.
  • the output of the comparator IV 1 is connected to the input of the comparator IV 2, and the output of the comparator IV 2 is connected to the inputs of the filters F 1 and F 2.
  • the filter F1 detects the Hi signal period of the clock signal fin, outputs the L0 signal if the Hi signal period is normal, and outputs the L0 signal if the Hi signal period is longer than the predetermined period. Outputs a Hi signal.
  • the filter F2 detects the Lo signal period of the clock signal f in. If the L0 signal period of the clock signal f in is normal, the H i signal is output. If the L 0 signal period is longer than a predetermined period, the L 0 signal is output.
  • the outputs of the filters F 1 and F 2 are connected to the inputs of an exclusive OR circuit EOR 1, respectively.
  • the output section of the exclusive OR circuit EOR 1 is connected to the serially connected impellers IV 3 to IV 5, and the signal output from the final-stage impeller IV 5 becomes the detection signal KS and becomes the oscillation state. Input to the data terminal of the detection latch section 19.
  • the detection signal KS becomes the L0 signal when both the Lo signal period of the peak signal fin and the Hi signal period are normal, and the Lo signal period of the clock signal fin or the Hi signal period If at least one is abnormal, a Hi signal is output.
  • the oscillation is unstable not only when the clock signal fin is in the oscillation stop state (for example, when the oscillation is not at the required frequency, the Hi level / L0 level is the specified level). , The Hi width / Lo width is unstable, etc.), the abnormality can be detected.
  • Oscillation state detection latch section (Oscillation state holding means) 19 is a latch circuit, which is output from the oscillation state detection section 18 when the reset inverted signal RES of the Hi signal is input to the reset terminal.
  • Latch detection signal KS and output as latch signal RTC. In other words, it responds to the reset release timing and latches the oscillation state (normal state or abnormal state) at that time.
  • the reset inverted signal RES is an inverted signal of the reset signal RESN input to the semiconductor integrated circuit device 1.
  • One input of the NAND circuit ND 1 in the selection signal generator 20 is connected to the data output terminal q of the oscillation state detection latch 19.
  • the output of the NAND circuit ND1 is connected to the input of the comparator IV9.
  • the signal output from the impeller IV 9 is used as the selection signal SL as the other input of the NOR circuit NOR 3 in the clock source selection section 21 1 and the NAND circuit.
  • the ND 2 is connected so as to be input to one input unit.
  • One input of the NOR circuit NOR3 is connected so as to receive a feedback signal f in.
  • the selection signal generation section 20 is also connected to a flag setting register 9, and the selection signal SL is stored in the flag setting register 9 as an oscillation state flag SF.
  • the output of the ring oscillator 22 is connected to the input of the inverter IV 12 in the clock source selector 21, and the output of the inverter IV 12 is connected to a negative AND circuit ND.
  • the other input of 2 is connected.
  • the outputs of the NOR circuit NOR 3 and the NAND circuit ND 2 are connected to both inputs of the exclusive OR circuit EOR 2, respectively, and are connected to the output of the exclusive OR circuit EOR 2. Is connected to the input of the impeller IV 10.
  • the input part of the impeller IV 11 is connected to the output part of the impeller IV 10, and the signal output from the output part of the impeller IV 11 is a quick signal CDR 0ut.
  • the clock source selection unit 21 generates the clock signal CKr output from the ring oscillator 22 or the clock oscillator based on the selection signal SL output from the selection signal generation unit 20. Select and output one of the click signals fin.
  • the other input section of the NAND circuit ND1 is connected so that the clock source switching enable signal SSE set in the flag setting register 9 (FIG. 1) is input. Have been.
  • the Hi signal is “valid” and the Lo signal is “invalid”.
  • the selection signal SL is generated according to the latch signal R TC output from the oscillation state detection latch unit 19. .
  • the selection signal SL becomes the L0 signal regardless of the state of the latch signal RTC, and the clock source selection section 21 outputs the clock signal fin. I do.
  • the clock oscillator (oscillator 10a, crystal oscillator OSC1, crystal oscillator OSC2) starts oscillating (step S101).
  • the clock signal fin output from the clock oscillator is not stable, so the oscillation state detector 18 detects an abnormality in the clock signal fin and outputs the Hi signal. Outputs the detection signal KS.
  • the oscillation state detection latch section 19 is in the reset period, the reset inverted signal RES of the Hi signal is input, and the latch signal is latched without latching the Hi signal detection signal KS. Output as RTC (Lo signal).
  • the selection signal generation unit 20 outputs the selection signal SL of the Hi signal to the clock source selection unit 21.
  • the clock source selection unit 21 receives the selection signal SL, selects the clock signal CKr generated by the ring oscillator 22, and outputs it as the clock signal CDRout (step S102).
  • the oscillation state detection unit 18 detects that the clock signal fin has become normal (step S103). Outputs the L0 signal detection signal KS to the oscillation state detection latch section 19. This detection signal KS is output to the selection signal generation unit 20 via the oscillation state detection latch unit 19 as a latch signal RTC. As a result, the selection signal SL output from the selection signal generator 20 changes from the Hi signal to the L0 signal.
  • the clock source selection unit 21 switches the clock source from the clock signal CKr to the clock signal fin, and outputs the clock signal as a clock signal CDRout (step S10).
  • the clock signal CKr is selected, and if the clock signal fin becomes normal, the clock signal fin is selected.
  • the mouth signal is not fixedly selected, and is controlled so as to be appropriately switched according to the mouth signal.
  • the oscillation state detection latch section 19 becomes:
  • the input detection signal KS (Lo signal) is latched (step S105), and the selection signal SL generated from the latched signal is stored in the flag setting register 9 as the oscillation state flag SF (step S1). 0 6). That is, after reset is released, the state in which EXTAL is selected is latched as the PLL clock source in the oscillation state detection latch section 19 (FIG. 6, period t6).
  • the CPU 2 reads the oscillation state flag SF stored in the flag setting register 9 (step S107).
  • the oscillation state flag SF is “0”, that is, when the clock signal fin is in normal oscillation
  • the CPU 2 initializes each register (for example, a general-purpose register) based on a program and performs various operations.
  • Settings for example, port input / output settings and initialization of RAM 3) are performed (step S108).
  • the initialization operation is completed, and the semiconductor integrated circuit device 1 performs an operation according to a normal program.
  • step S103 in period t5, Since the swing signal fin is stopped (for example, fixed at “0” or “1”), the detection signal KS does not transition from the Hi signal, and the latch signal RTC remains at the Hi signal output.
  • the selection signal SL output from the selection signal generation unit 20 remains the Hi signal, and the clock source selection unit 21 outputs the clock signal CKr to the clock signal CD R 0 without switching the clock source. Output as ut.
  • the clock generator 10 can generate a system clock having a minimum frequency necessary for the operation of the semiconductor integrated circuit device 1.
  • the oscillation state detection latch section 19 detects the input detection signal.
  • the signal KS (Hi signal) is latched (step S105), and the selection signal SL generated from the latched signal is stored in the flag setting register 9 as the oscillation state flag SF (step S106).
  • the ring oscillator is selected after reset is released! 5 Latched by the oscillation state detection latch section 19 as the LL clock source (FIG. 6, period t 6).
  • the CPU 2 reads the oscillation state flag SF stored in the flag setting register 9 (step S107).
  • the oscillation state flag SF is '1', that is, the clock signal fin has abnormal oscillation
  • the CPU 2 stops the operation of each module in the semiconductor integrated circuit device 1 based on the program.
  • the timer 7 stops counting, SCI 8 transmission / reception stops, etc.
  • the CPU 2 is stopped (step S110), and the semiconductor integrated circuit device 1 ends abnormally. Let it. Thereby, it is possible to notify an electronic system or the like equipped with the semiconductor integrated circuit device 1 that the semiconductor integrated circuit device 1 is abnormal.
  • the frequency of the cook signal generated in the semiconductor integrated circuit device 1 is lower than that of the cook signal fin supplied from the outside, a circuit such as the timer 7 which needs to measure a certain time accurately is required. Or, in a circuit such as SCI 8 that requires a certain frequency to perform external communication, it will not be powered or communicated based on the specified frequency, so it is necessary to abnormally terminate as described above It becomes.
  • the CPU 2 determines whether or not the interrupt flag has been generated by the interrupt controller 5. This eliminates the need for the program to monitor whether or not the CPU 2 has generated the oscillation state flag SF at an arbitrary interval, thereby reducing the load on the CPU 2.
  • the oscillation state detection unit 18 detects the abnormality of the clock oscillator, and the latch signal RTC of the Hi signal is used as the clock source selection unit. 2 Output to 1.
  • the oscillation state flag SF becomes 1 ', and the oscillation state flag SF is output to the interrupt controller 5 as an interrupt request signal. Upon receiving this interrupt request signal, the interrupt controller 5 generates an interrupt flag for CPU2.
  • the CPU 2 Upon receiving the interrupt flag, the CPU 2 executes the processing of steps S109 and S110 based on the program, and abnormally ends the semiconductor integrated circuit device 1.
  • the latch signal RTC of the oscillation state detection latch section 19 does not transition and the Hi signal Since the output becomes an output (FIG. 7, period t9), the oscillation signal fin of the resonator is not selected until the reset signal RESN is input to the semiconductor integrated circuit device 1.
  • the abnormality processing of semiconductor integrated circuit device 1 can be executed, so that the semiconductor integrated circuit device 1 malfunctions. Can be prevented.
  • a ring oscillator section 22 is provided in the oscillation detection and repair circuit 11, and the ring oscillator section 22 generates the ring oscillator when the ring oscillator is abnormal.
  • the configuration is such that the clock signal CKr is selected and output, for example, when the output oscillator is abnormal, the output from the existing ring oscillator constituting the voltage controlled oscillator 14 in the PLL 10b is output.
  • a signal to be performed may be used.
  • the ring oscillator 22 (FIG. 4) of the oscillation detection and repair circuit 11 can be eliminated.
  • the oscillation detection and repair circuit 11 determines whether or not the clock oscillator is normal. Does not output the mouth signal fin.
  • the charge pump 13 supplies a power supply voltage that allows the ring oscillator 14a of the voltage controlled oscillator 14 to oscillate, and the oscillation signal is output from the ring oscillator 14a. Is output.
  • the oscillation signal of ring oscillator 14a is output to CPG 10c (FIG. 1) via frequency divider 15 and supplied as a system clock of semiconductor integrated circuit device 1.
  • the circuit module mounted on the semiconductor integrated circuit device is not limited to the above-described circuit, but can be appropriately changed as needed.
  • the nonvolatile memory is not limited to the ROM, and may be a rewritable nonvolatile memory such as a flash memory.
  • the technology for preventing malfunction of a semiconductor integrated circuit device includes an external oscillator connected to an external oscillator which supplies an external oscillator on which an internal system oscillator is generated. It is suitable for a malfunction avoidance technique in a semiconductor integrated circuit device.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

半導体集積回路装置におけるクロック発生器には、発振検出修繕回路１１が設けられている。この発振検出修繕回路１１は、外部接続されたクロック発振器が生成したクロック信号ｆｉｎの正常／異常を検出する。クロック信号ｆｉｎが正常の際には、該クロック信号ｆｉｎを選択して出力する。また、クロック信号ｆｉｎが異常の場合には、発振検出修繕回路１１が生成したクロック信号を選択して出力する。クロック発生器は、発振検出修繕回路１１が選択して出力するクロック信号に基づいてシステムクロックを生成する。また、クロック信号ｆｉｎが異常の場合、ＣＰＵは、各モジュールを停止させた後、該ＣＰＵを停止させる異常終了処理を実行する。

Description

明細書 半導体集積回路装置 技術分野
本発明は、半導体集積回路装置における誤動作の防止技術に適用して有効な技術 に関するものである。 背景技術 半導体集積回路装置においては、内部システムクロックを生成する基の外部ク口 ックを供給する基準発振源として水晶振動子や、該水晶振動子と発振回路とからな る水晶発振器などのク口ック発振器が広く用いられている。
水晶振動子は、 半導体集積回路装置に設けられた 2つのクロック端子 （E X T A L端子、 X T A L端子） に外部接続される。 また、 水晶発振器は、 半導体集積回路 装置に設けられた一方のクロック端子 （E X T A L端子） に外部接続される。
これらクロック発振器によって供給される外部ク口ックは、半導体集積回路装置 に設けられたクロック発生器によってシステムク口ックが生成され、各々の内部論 理回路に供給される。
ところが、上記のような半導体集積回路装置における外部ク口ックの供給技術で は、 次のような問題点があることが本発明者により見い出された。
たとえば、はんだ接続の不良などによってク口ック発振器の接続端子がはずれた り、 該接続端子が他の信号端子との接触などが生じた場合、 該クロック発振器の発 振が停止してしまい、半導体集積回路装置の誤動作などを招いてしまう恐れがある。 本発明の目的は、外部接続されたクロック発振器に停止などの異常が発生しても 誤動作などを確実に防止することのできる半導体集積回路装置を.提供することに める。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付 図面から明らかになるであろう。 発明の開示
本願において開示される発明のうち、 代表的なものの概要を簡単に説明すれば、 以下のとおりである。
本発明の半導体集積回路装置は、発振信号端子に外部接続された外部発振器が発 生する発振信号の信号状態を検出し、 該外部発振器の発振信号が正常の際には、 外 部発振器の発振信号に基づいてク πック信号を生成し、外部発振器の発振信号が異 常の際には、内部発振信号に基づいてシステムク口ック信号を生成するク口ック発 生部を備えたものである。
また、 本願のその他の発明の概要を簡単に示す。
本発明の半導体集積回路装置は、発振信号端子に外部接続された外部発振器を発 振させる発振器と、該発振器を介して入力される外部発振器の発振信号の状態を検 出し、 その検出結果から、 外部発振器が発生した発振信号を出力するか否かを判断 して出力する発振修繕検出回路と、該発振修繕検出回路から出力された発振信号を 遁倍して出力する位相同期ループ回路と、該位相同期ループ回路から出力された信 号に基づいて、システムクロック信号を生成するク ック発生回路とよりなるクロ ック発生部を備え、 該位相同期ループ回路は、 発振修繕検出回路から外部発振器の 発振信号が出力されない場合に、位相同期ループ回路に備えられたリングオシレー タが生成する発振信号を出力するものである。 図面の簡単な説明
図 1は、本発明の実施の形態 1による半導体集積回路装置のプロック図、図 2は、 図 1の半導体集積回路装置に設けられた発振器と外部接続されるク οック発振器 との接続構成を示した説明図、 図 3は、 図 1の半導体集積回路装置に設けられた P L Lの構成を示すブロック図、 図 4は、 図 3の P L Lに設けられた発振検出修繕回 路の一例を示す回路構成の説明図、 図 5は、 図 4の発振検出修繕回路における正常 動作時の各部信号のタイミングチャート、 図 6は、 図 4の発振検出修繕回路におけ るクロック発振器が電源投入時から停止している場合の各部信号のタイミングチ ヤート、 図 7は、 図 4の発振検出修繕回路における動作中にク口ック発振器が停止 した際の各部信号の'タイミングチャート、 図 8は、 図 4の発振検出修繕回路におけ る動作処理の一例を示すフ口一チヤ一トである。 発明を実施するための最良の形態
本発明を詳細に説明するために、 添付の図面に従ってこれを説明する。 なお、 実 施例を説明するための全図において、 同一機能を有するものは同一符号を付け、 そ の繰り返しの説明は省略する。 - 本実施の形態において、 半導体集積回路装置 1は、 たとえば、 自動車や家庭用電 化製品などに用いられるシングルチップマイクロコンピュータである。半導体集積 回路装置 1は、 図 1に示すように、 C PU (中央処理装置： C e n t r a 1 P r o c e s s i n g Un i t ) 2N RAM (R a n d o m A c c e s s Me m o r y ) 3 s ROM (R e a d On l y Me m o r y) 4、 割り込みコント口 ーラ 5、 B S C (B u s S t a t e C o n t r o l l e r ) 6、 タイマ 7、 S
C I (S e r i a l C o mmu n i c a t i o n I n t e r f a c e) 8、 フ ラグ設定レジスタ （設定レジスタ） 9、 およびクロ ック発生器 （クロック発生部）
1 0などのモジュールから構成されている。'電源端子 V c c， GNDを有し、 電源 端子 V c cにはたとえば 5 Vの電源が供給される。
また、 CPU 2、 RAM 3、 ROM 4、 割り込みコントローラ 5、 B S C 6、 タ イマ 7、 S C I 8、 ならびにフラグ設定レジスタ 9は、 データパス DB、 およびァ ドレスパス ABを介して相互に接続されている。 図示はしないが、 CPU 2からの 制御信号を伝達するための制御信号線が相互に接続されている。
C PU 2は、 ROM 4に格納された制御プログラムに基づいて所定の処理を行う。
RAM3は、 随時読み出し Z書き込みが可能な揮発性メモリであり、 入出力データ や演算データなどの C P U 2などで利用されるデータを一時的に格納する。
ROM4は、 不揮発性メモリであり、 制御プログラムなどが格納されている。 割 り込みコントローラ 5は、 CPU 2や、 その他の周辺回路 （B S C 6、 タイマ 7、
S C I 8など） からの割り込み処理の制御を行う。
B S C 6は、上記したァドレスパス ABやデータパス DBなどにおける信号の転 送を制御するとともに、 各々のパスの状態を制御する。 タイマ 7は、 たとえば、 8 ビッ 卜のカウンタをベースとしたタイマである。 S C I 8は、 外部から入出力され るシリアルデータの通信制御を行う。 フラグ設定レジスタ 9は、 クロック発生器 1 0からの発振状態検出フラグなどを格納する。
クロック発生器 1 0は、 外部接続されたクロ ック発振器 （外部発振器） から生成 されたク口ック信号に基づいて、 システムクロックを生成する。 このクロック発生 器 1 0は、 発振器 （内部発振器） 1 0 a、 P L L (位相同期ループ回路： P h a s e L o c k e d L o o p) 1 0 b、 および CPG (クロック発生回路： C 1 o c k P u l s e G e n e r a t o r ) 1 0 cから構成されている。
発振器 1 0 aは、外部接続されたクロック発振器を発振させてある周波数のク口 ック信号 f i nを出力する。 P L L 1 0 bは、 発振器 1 0 aから出力されたク口ッ ク信号 f i nを遁倍して出力する。 この P L L 1 0 bには、 ィンパータなどによつ て外部から入力されるリセッ ト信号 R E S Nが反転されたリセッ ト反転信号 R E S、およびフラグ設定レジスタ 9に設定されているクロックソース切り替えイネ一 ブル信号 S S Eがそれぞれ入力されるように接続されている。
また、 P L L 1 0 bからは、 発振状態フラグ S Fがフラグ設定レジスタ 9に出力 される。 この発振状態フラグ S Fは、 たとえば、 ' 0' であれば、 クロック信号 f i nが正常であることを示し、 ' 1' であれば、 ク口ック信号 f i nが異常 （たと えば、 発振停止など） であることを示す。 CP G l O cは、 P L L l O bによって 遁倍されたク口ック信号から各種システムクロックを生成し、各モジュールに適し たシステムクロック信号をそれぞれ供給する。 ， 図 2は、半導体集積回路装置 1の発振器 1 0 a とクロック発振器との接続構成を 示した説明図である。
半導体集積回路装置 1に外部接続されるクロック発振器として、 たとえば、 水晶 振動子 O S C 1、 および水晶発振器 O S C 2などがある。
水晶振動子 0 S C 1が発振器 1 0 aに接続される場合には、 図 2 (a) に示すよ うに、半導体集積回路装置 1に設けられた E XT A L端子と XT A L端子とからな る 2つのクロック端子 （発振信号端子） に接続される。
また、水晶振動子と発振回路とからなる水晶発振器 0 S C 2が発振器 1 0 aに接 続される場合には、 図 2 (b) に示すように、 半導体集積回路装置 1に設けられた EXTAL端子 （クロック端子、 発振信号端子） に接続され、 他方の XT A L端子 はオープン （NC : N o n C o n n e c t ) となる。
発振器 1 0 aは、 EXTAL端子と XTAL端子との間に接続された抵抗、 およ び否定論理和回路からなり、 該発振器 1 0 aに電圧が供給されることによって、 ク 口ック端子を介して接続された水晶振動子 O S C 1、または水晶発振器 0 S C 2が 発振することになる。
図 3は、 P L L 1 0 bの構成を示すブロック図である。
P L L 1 0 bは、発振検出修繕回路 1 1、位相比較器 1 2、チャージポンプ 1 3、 電圧制御発振器 1 4、 分周器 1 5, 1 6、 およびフィードパックディレイ回路 1 7 から構成されている。
発振器 1 0 aから出力されたクロック信号 f i nは、発振検出修繕回路 1 1に入 力される。 発振検出修繕回路 1 1は、 クロック信号 f i nの正常/異常を検出し、 該クロック信号 f i nの信号状態に応じた制御を行う。
発振検出修繕回路 1 1の出力部には、位相比較器 1 2に一方の入力部が接続され ており、 該入力部には、 発振検出修繕回路 1 1から出力されたクロック信号 CDR o u tが入力される。
この位相比較器 1 2の他方の入力部には、分周回路 1 6によって分周された帰還 クロック f b c l k 2が入力されるように接続されている。 位相比較器 1 2は、 ク 口ック信号 CD R o u t と分周された帰還クロック f b c 1 k 2との位相差を時 間差として検出し、 その時間差と同じ程度のパルスを出力する。
位相比較器 1 2の出力部には、 チャージポンプ 1 3が接続されている。 チャージ ポンプ 1 3は、 位相比較器 1 2のパルスに応じた電流を生成する。 チャージポンプ 1 3の次段には、 電圧制御発振器 1 4が接続されている。
電圧制御発振器 1 4は、チャージポンプ 1 3によって生成された電流を電圧に変 換し、 その電圧に基づいて発振周波数を変化させたクロック信号 （たとえば、 クロ ック信号 f i nの 1 6倍） を出力する。
電圧制御発振器 1 4には、 分周器 1 5が接続されている。 分周器 1 5は、 電圧制 御発振器 1 4が生成したクロック信号を、 たとえば、 1 2分周して出力する。 よ つて、 分周器 1 5から出力されたクロック信号は、 たとえば、 クロック信号 f i n の 8倍の周波数となる。 このクロック信号は、 P L L 1 0 bの生成したクロック信 号 f o u t となって CP G l O c (図 1 ) に入力される。
P L L 1 0 bの出力部、 すなわち分周器 1 5の出力部には、 フィードパックディ レイ回路 1 7の入力部が接続されている。 フィードパックディレイ回路 1 7は、 た とえば、 複数のインパータを直列接続した構成からなるディレイ回路である。 フィードパックディレイ回路 1 7は、分周器 1 5から出力されたクロック信号を ある時間だけ遅延 （たとえば、 半導体集積回路装置 1におけるシステムクロックと 同じ程度の遅延）させて位相を調整して帰還クロック f b c l k l として分周器 1 6に出力する。 分周器 1 6は、 分周器 1 5から出力されたクロック信号を 1/8分 周して位相比較器 1 2に出力する。
図 4は、 発振検出修繕回路 1 1における回路構成の説明図である。
発振検出修繕回路 1 1は、 発振状態検出部 （検出回路） 1 8、 発振状態検出ラッ チ部 （選択回路、 検出結果ラッチ回路） 1 9、 選択信号生成部 （選択回路） 2 0、 クロックソース選択部 （選択回路、 クロックソース選択回路） 2 1、 およびリ ング オシレータ部 （内部発振回路） 2 2から構成されている。
発振状態検出部 1 8は、 ィンパータ I v l〜I v 5、 フィルタ F l , F 2、 およ び排他的論理和回路 E OR 1からなる。 発振状態検出ラッチ部 1 9は、 インパータ I V 6〜 I V 8、 論理積回路 A D 1 , AD 2、 および否定論理和回路 N O R 1 , Ν OR 2から構成されたラッチ回路である。
選択信号生成部 2 0は、 否定論理積回路 ND 1、 およびインパータ I V 9から構 成されている。 ク口ックソース選択部 2 1は、 否定論理和回路 NOR 3、 否定論理 積回路 ND 2、 排他的論理和回路 E OR 2、 およびィンパータ I V 1 0〜 I V 1 2 から構成されている。
リ ングオシレータ部 22は、複数のィンパータがリ ング状に接続された発振回路 からなり、 クロック信号 CK rを生成して出力する。
発振状態検出部 1 8において、 ィンパータ I V 1の入力部には、 発振器 1 0 aか ら出力されたクロック信号 f i nが入力されるように接続されている。ィンパータ I V 1の出力部には、 ィンパータ I V 2の入力部が接続されており、 該ィンパータ I v 2の出力部には、 フィルタ F l， F 2の入力部がそれぞれ接続されている。 フィルタ F 1は、 クロック信号 f i nの H i信号期間の検出を行い、 該 H i信号 期間が正常の場合には L 0信号を出力し、 H i信号期間が所定の期間よりも長い場 合には H i信号を出力する。
フィルタ F 2は、 クロック信号 f i nの L o信号期間の検出を行う。 クロック信 号 f i nの L 0信号期間が正常の場合には H i信号を出力し、該 L 0信号期間が所 定の期間よりも長い場合には L 0信号を出力する。
フィルタ F 1， F 2の出力部には、 排他的論理和回路 E O R 1の入力部がそれぞ れ接続されている。 この排他的論理和回路 E O R 1の出力部には、 直列接続された ィンパータ I V 3〜 I V 5が接続されており、最終段のィンパータ I V 5から出力 された信号が検出信号 K S となって発振状態検出ラッチ部 1 9のデータ端子に入 力される。
検出信号 K Sは、 ク口ック信号 f i nの L o信号期間、 および H i信号期間がい ずれも正常の場合には L 0信号となり、 クロック信号 f i nの L o信号期間、 また は H i信号期間が少なく とも一方が異常の場合には、 H i信号となる。 この構成に より、 クロック信号 f i nが発振停止状態となっている場合だけでなく、 発振が不 安定 （例えば、 必要な周波数で発振していない場合、 H i レベル/ L 0レベルが規 定のレベルにならない場合、 H i幅/ L o幅が不安定な場合など） になっている場 合においても異常を検出することが可能となる。
発振状態検出ラッチ部 （発振状態保持手段） 1 9にはラッチ回路であり、 リセッ ト端子に H i信号のリセッ ト反転信号 R E Sが入力された際に、発振状態検出部 1 8から出力された検出信号 K Sをラッチし、 ラッチ信号 R T Cとして出力する。 つ まり リセッ ト解除タイミングに応答し、 そのときの発振状態がどのような状態 （正 常状態、 異常状態） であるかをラッチしている。 リセッ ト反転信号 R E Sは、 半導 体集積回路装置 1に入力されるリセッ ト信号 R E S Nの反転信号である。
発振状態検出ラッチ部 1 9のデータ出力端子 qには、選択信号生成部 2 0におけ る否定論理積回路 N D 1の一方の入力部が接続されている。この否定論理積回路 N D 1の出力部には、 ィンパータ I V 9の入力部が接続されている。
ィンパータ I V 9から出力される信号は、選択信号 S Lとしてクロックソース選 択部 2 1における否定論理和回路 N O R 3の他方の入力部、および否定論理積回路 N D 2の一方の入力部にそれぞれ入力されるように接続されている。
否定論理和回路 N O R 3の一方の入力部には、ク口ック信号 f i nが入力される ように接続されている。 また、 選択信号生成部 2 0は、 フラグ設定レジスタ 9にも 接続されており、選択信号 S Lは、 発振状態フラグ S Fとして該フラグ設定レジス タ 9に格納される。
リングオシレ一タ 2 2の出力部には、クロックソース選択部 2 1におけるィンパ ータ I V 1 2の入力部が接続されており、 該ィンパータ I V 1 2の出力部には、 否 定論理積回路 N D 2の他方の入力部が接続されている。
否定論理和回路 N O R 3、 および否定論理積回路 N D 2の出力部は、 排他的論理 和回路 E O R 2の両方の入力部にそれぞれ接続されており、該排他的論理和回路 E O R 2の出力部には、 ィンパータ I V 1 0の入力部が接続される。
ィンパータ I V 1 0の出力部には、ィンパータ I V 1 1の入力部が接続されてお り、該ィンパータ I V 1 1の出力部から出力される信号が、 ク口ック信号 C D R 0 u t となる。
クロックソース選択部 2 1は、選択信号生成部 2 0から出力される選択信号 S L に基づいて、 リングオシレータ 2 2から出力されるク口ック信号 C K r、 またはク 口ック発振器が生成したク口ック信号 f i nのいずれかを選択して出力する。 また、選択信号生成部 2 0において、否定論理積回路 N D 1の他方の入力部には、 フラグ設定レジスタ 9 (図 1 ) に設定されたクロックソース切り替えィネーブル信 号 S S Eが入力されるように接続されている。
このクロックソース切り替えィネーブル信号 S S Eは、 H i信号が' 有効' 、 L o信号が' 無効' となる。 クロックソース切り替えィネーブル信号 S S Eが有効の 場合、発振状態検出ラツチ部 1 9から出力されるラッチ信号 R T Cに応じて選択信 号 S Lが生成される。 .
また、 クロックソース切り替えィネーブル信号 S S Eが無効の際には、 ラッチ信 号 R T Cの状態にかかわらず、 選択信号 S Lが L 0信号となり、 クロックソース選 択部 2 1がク口ック信号 f i nを出力する。
次に、本実施の形態 1における半導体集積回路装置 1に設けられた発振検出修繕 回路 1 1の動作について、 図 5〜図 7のタイミングチヤ一ト、 および図 8のフロー チヤ一トを用いて説明する。 以下、 フラグ設定レジスタ 9に格納されたクロックソ ース切り替えィネーブル信号 S S Eは有効 （H i信号） になっているものとする。 図 5〜7においては、 上方から下方にかけて、 半導体集積回路装置 1に供給され る電源電圧 VCC、半導体集積回路装置 1の E XT A L端子に入力されるクロック 信号 f i n、 リングオシレータ部 22から出力されるクロック信号 CK r、 半導体 集積回路装置 1に入力されるリセッ ト信号 RE SN、発振状態検出ラッチ部 1 9か ら出力'されるラツチ信号 RT C、および PLL l O bに入力されるクロックソース (ク口ック信号 f i nまたはク口ック信号 CK r )の信号タイミングをそれぞれ示 している。
始めに、 図 5、 および図 8を用いて、 外部接続されたクロック発振器が正常に動 作している場合おける半導体集積回路装置 1に対する電源投入時からパワーオン リセッ ト処理の終了までの動作について説明する。
まず、 電源投入後、 '電源電圧 VCCのレベルが上昇する。 それに伴って、 クロッ ク発振器 （発振器 10 a、 水晶振動子 O S C 1、 水晶発振器 O S C 2) が発振を開 始する （ステップ S 101) 。 この期間 （図 5、 期間 t 1) では、 クロック発振器 から出力されるクロック信号 f i nは安定していないために、発振状態検出部 1 8 は、 クロック信号 f i nの異常を検出し、 H i信号の検出信号 K Sを出力する。 また、 発振状態検出ラッチ部 1 9には、 リセッ ト期間であるので H i信号のリセ ッ ト反転信号 RE Sが入力されており、 H i信号の検出信号 K Sをラッチせずにラ ツチ信号 RTC (L o信号） として出力している。
よって、 選択信号生成部 20は、 H i信号の選択信号 S Lをクロックソース選択 部 21に対して出力する。 クロックソース選択部 21は、 選択信号 S Lを受けて、 リ ングオシレータ 22が生成するクロック信号 CK rを選択し、クロック信号 CD R o u tとして出力する （ステップ S 102) 。
その後、 電源電圧 VC Cレベルが上昇して安定すると、 クロック発振器の発振も 安定する （図 5、 期間 t 2) 。 クロック発振器の発振が安定して正常なクロック信 号 f i nが EXT A L端子に入力されると、 発振状態検出部 1 8は、 クロック信号 f i nが正常になったことを検出し （ステップ S 103) 、 発振状態検出ラッチ部 1 9に L 0信号の検出倌号 K Sを出力する。 この検出信号 K Sは、発振状態検出ラッチ部 1 9を介してラッチ信号 RT Cとし て選択信号生成部 2 0に出力される。 これにより、 選択信号生成部 2 0から出力さ れる選択信号 S Lが、 H i信号から L 0信号に遷移する。
クロックソース選択部 2 1は、 L 0信号の選択信号 S Lを受けて、 クロックソー スをクロック信号 CK rからクロック信号 f i nに切り替え、ク口ック信号 CD R o u t として出力する （ステップ S 1 0 4) 。 また、 リセッ ト期間中はラッチ信号 R T Cをもとにクロック信号 f i nが異常となればクロック信号 CK rを選択し、 ク口ック信号 f i nが正常となればク口ック信号 f i nを選択し、ク口ック信号は 固定的に選択されず、ク口ック信号に応じて適宜切り替えられるように制御される。 続いて、半導体集積回路装置 1に入力されるリセッ ト信号 R E SNがL 0信号か ら H i信号に遷移してリセッ ト解除になると （期間 t 3) 、 発振状態検出ラッチ部 1 9は、入力されている検出信号 K S (L o信号）をラッチし（ステップ S 1 0 5)、 そのラッチ信号から生成された選択信号 S Lを発振状態フラグ S Fとしてフラグ 設定レジスタ 9に格納する （ステップ S 1 0 6 ) 。 つまり、 リセッ ト解除後、 E X TA Lが選択された状態が P L Lクロックソースとして発振状態検出ラッチ部 1 9にラッチされる （図 6、 期間 t 6 ) 。
続いて、 C P U 2は、 フラグ設定レジスタ 9に格納された発振状態フラグ S Fを リードする （ステップ S 1 0 7) 。 そして、 発振状態フラグ S Fが' 0 ' の場合、 すなわち、 クロック信号 f i nが正常発振の場合には、 C P U 2がプログラムに基 づいて、各レジスタ （たとえば、汎用レジスタなど） の初期化、 および各種設定 （た とえば、ポー卜の入出力設定や RAM 3の初期化など）を行う（ステップ S 1 0 8 )。 以上により、 初期化動作が終了となり、 半導体集積回路装置 1は、 通常のプログラ ムによる動作を行う。
次に、 図 6、 および図 8を用いて、 電源投入時から、 外部接続されたクロック発 振器が停止している場合の処理について説明する。
ここでは、 電源投入 （図 6、 期間 t 4) から、 クロック信号 CK rを選択して出 力し、 その後、 電源電圧 VC Cレベルが上昇して安定する （図 6、 期間 t 5 ) まで は、 前記ステップ S 1 0 1 , S 1 0 2の処理と同様である。
そして、 ステップ S 1 0 3の処理において、 期間 t 5では、 ク口ック発振器の発 振信号 f i nが停止 （たとえば、 ' 0' または' 1' 固定状態） しているために、 検出信号 KSが H i信号から遷移せず、ラッチ信号 RTCが H i信号出力のままと なる。
よって、選択信号生成部 20から出力される選択信号 S Lも H i信号のままとな り、 クロックソース選択部 21は、 クロックソースを切り替えずにク口ック信号 C K rをクロック信号 CD R 0 u tとして出力する。
これにより、 クロック発生器 10は、 半導体集積回路装置 1が動作するのに必要 な最低限の周波数のシステムク口ックを生成することが可能となる。
続いて、 リセッ ト信号 RE 51^が1^ 0信号から H i信号に遷移してリセッ ト解除 になると （図 6、 期間 t 6) 、 発振状態検出ラッチ部 1 9は、 入力されている検出 信号 KS (H i信号） をラッチし （ステップ S 105) 、 そのラッチ信号から生成 された選択信号 S Lを発振状態フラグ S Fとしてフラグ設定レジスタ 9に格納す る （ステップ S 1 06) 。 つまり、 リセッ ト解除後、 リングオシレータが選択され た状態が！5 L Lクロックソースとして発振状態検出ラツチ部 19にラッチされる (図 6、 期間 t 6 ) 。
その後、 CPU2は、 フラグ設定レジスタ 9に格納された発振状態フラグ S Fを リードする （ステップ S 107) 。 ここでは、 発振状態フラグ S Fが' 1' 、 すな わち、 クロック信号 f i nが異常発振となっているので、 CPU 2は、 プログラム に基づいて、半導体集積回路装置 1における各モジュールの動作を停止（たとえば、 タイマ 7のカウント停止、 S C I 8の送受信停止など） させた後 （ステップ S 1 0 9) 、 該 CPU 2を停止させて (ステップ S 1 10) 、 半導体集積回路装置 1を異 常終了させる。 これによつて、 半導体集積回路装置 1を搭載した電子システムなど に該半導体集積回路装置 1が異常であることを通知することができる。半導体集積 回路装置 1内で生成されるク口ック信号は外部から供給されるク口ック信号 f i nに比べ周波数が遅いため、タイマ 7のように一定時間を正確に計る必要のある回 路、 または、 外部通信を行うために、 一定の周波数が必要となるような S C I 8な どの回路においては規定の周波数に基づいて力ゥントまたは通信されないため、上 記のように異常終了させることが必要となる。
なお、 この状態は、 半導体集積回路装置 1にリセッ ト信号 RE Sが入力されるま で維持されることになる。
次に、 図 7、 および図 8を用いて、 半導体集積回路装置 1の動作中 （リセッ ト信 号 R E S N ' 1 ' 入力状態） にクロック発振器が発振異常となった場合の処理につ いて説明する。
まず、 クロック発振器が正常に発振している場合 （図 7、 期間 t 7 ) 、 C P U 2 は、 割り込みコントローラ 5による割り込みフラグが発生したか否かを判断する。 これにより、プログラムにより C P U 2が任意の間隔毎に発振状態フラグ S Fが発 生したか否かをモニタすることを不要にすることができ、該 C P U 2の負荷を低減 することができる。
たとえば、 クロック発振器が異常発振となると （図 7、 期間 t 8 ) 、 発振状態検 出部 1 8が該ク口ック発振器の異常を検出し、 H i信号のラッチ信号 R T Cがクロ ックソース選択部 2 1に出力される。
また、 発振状態フラグ S F力 1 ' となり、 該発振状態フラグ S Fが、 割り込み 要求信号として割り込みコントローラ 5に出力される。割り込みコントローラ 5は、 この割り込み要求信号を受けて C P U 2に対して割り込みフラグを発生する。
この割り込みフラグを受けて、 C P U 2はプログラムに基づき、 ステップ S 1 0 9 , S 1 1 0の処理を実行し、 半導体集積回路装置 1を異常終了させる。
その後、何らかの理由によってク口ック発振器が正常に発振しク口ック信号 f i nが正常状態になったとしても、発振状態検出ラツチ部 1 9のラッチ信号 R T Cは、 遷移せずに H i信号出力となるので （図 7、 期間 t 9 ) 、 半導体集積回路装置 1に 対してリセッ ト信号 R E S Nが入力されるまで該ク口ック発振器の発振信号 f i nは選択されないことになる。
それにより、 本実施の形態によれば、 リセッ ト処理時において、 クロック発振器 に異常があっても、半導体集積回路装置 1の異常処理を実行することができるので、 該半導体集積回路装置 1の誤動作を防止することができる。
また、半導体集積回路装置 1を搭載した電子システムにおける誤動作も防止する ことができるので、 該電子システムの信頼性を大幅に向上させることができる。 さらに、 本実施の形態では、 発振検出修繕回路 1 1にリングオシレータ部 2 2を 設け、ク口ック発振器が異常の際には該リ ングオシレータ部 2 2が生成したク口ッ ク信号 C K rを選択して出力する構成としたが、 たとえば、 該ク口ック発振器が異 常の際には、 P L L 1 0 bにおける電圧制御発振器 1 4を構成する既存のリングォ シレータから出力される信号を用いるようにしてもよい。 これにより、 発振検出修 繕回路 1 1のリングオシレ一タ部 2 2 (図 4 ) を不要にすることができる。
この場合、 発振検出修繕回路 1 1は、 クロック発振器が正常か否かを判断し、 正 常の場合にはク口ック発振器のク口ック信号 f i nを出力し、異常の際にはク口ッ ク信号 f i nを出力しない。
また、 クロック発振器が異常の場合、 チャージポンプ 1 3からは、 電圧制御発振 器 1 4のリ ングオシレータ 1 4 aが発振可能な電源電圧を供給することにより、 リ ングオシレータ 1 4 aから発振信号が出力される。
リングオシレータ 1 4 aの発振信号は、分周器 1 5を介して C P G 1 0 c (図 1 ) に出力され、半導体集積回路装置 1のシステムクロックとして供給されることにな る。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明 したが、 本発明は前記実施の形態に限定されるものではなく、 その要旨を逸脱しな い範囲で種々変更可能であることはいうまでもない。
たとえば、半導体集積回路装置に搭載される回路モジュールは上記している回路 に限定されることなく、 必要に応じて適宜変更可能である。 不揮発性メモリは R O Mに限定されることなく、フラッシュメモリなどの書き換え可能な不揮発性メモリ であってもよい。 産業上の利用可能性
以上のよ.うに、 本発明にかかる半導体集積回路装置の誤動作防止技術は、 内部シ ステムク口ックを生成する基となる外部ク口ックを供給するク口ック発振器が外 部接続される半導体集積回路装置における誤動作回避技術に適している。

Claims

請求の範囲
1 .発振信号端子に外部接続された外部発振器が発生する発振信号の信号状態を検 出し前記外部発振器の発振信号が正常の際には、前記外部発振器の発振信号に基づ いてシステムクロ ック信号を生成し、 前記外部発振器の発振信号が異常の際には、 内部発振信号に基づいてシステムク nック信号を生成するク口ック発生部を備え たことを特徴とする半導体集積回路装置。
2 . 請求項 1記載の半導体集積回路装置において、
ク口ック発生部は、
前記外部発振器を発振させる発振器と、
前記発振器を介して入力される前記外部発振器の発振信号の状態を検出し、その 検出結果から、 前記外部発振器が発生した発振信号、 または内部発振信号のいずれ か一方を選択して出力する発振修繕検出回路と、
前記発振修繕検出回路から出力された発振信号を遁倍して出力する位相同期ル ープ回路と、
前記位相同期ループ回路から出力された信号に基づいて、システムク口ック信号 を生成するクロック発生回路とよりなることを特徴とする半導体集積回路装置。
3 . 請求項 2記載の半導体集積回路装置において、
前記発振修繕検出回路は、
前記外部発振器の発振信号の状態を検出する検出回路と、
内部発振信号を生成する内部発振回路と、
リセッ 卜信号に応答し、 前記検出回路の検出結果を取り込み、 前記内部発振回路 が発生した内部発振信号、または前記外部発振器が発生した発振信号のいずれか一 方を選択する選択回路とよりなることを特徴とする半導体集積回路装置。
4 . 請求項 3記載の半導体集積回路装置において、
前記選択回路は、
リセッ ト解除に応答して、前記検出回路の検出結果をラッチする検出結果ラツチ 回路と、
前記検出結果ラツチ回路から出力されたラッチデータに基づいて、前記内部発振 回路の内部発振信号、または前記外部発振器の発振信号のいずれか一方を選択する クロックソース選択回路とよりなることを特徴とする半導体集積回路装置。
5 . 請求項 4記載の半導体集積回路装置において、
前記ク口ックソース選択回路が、前記内部発振回路の内部発振信号を選択した際 に、前記内部発振信号から生成されたシステムクロックにより動作する中央処理装 置を備えたことを特徴とする半導体集積回路装置。
6 . 請求項 3〜 5記載の半導体集積回路装置において、
前記内部発振回路は、 リ ングオシレータょりなることを特徴とする半導体集積回 路装置。
7 . 請求項 3〜 6のいずれか 1項に記載の半導体集積回路装置において、
前記選択回路が選択した選択結果が設定される設定レジスタを備え、 前記設定レジスタは、 中央処理装置によって検出可能であり、
前記中央処理装置は、 前記設定レジスタに設定された選択結果が、 前記内部発振 回路が発生した内部発振信号を選択している場合に異常終了処理を行うことを特 徴とする半導体集積回路装置。
8 . 請求項 1〜 7のいずれか 1項に記載の半導体集積回路装置において、
発振信号端子に外部接続される外部発振器は、 水晶振動子、 または前記水晶振動 子と発振回路とからなる水晶発振モジュールのいずれかであることを特徴とする 半導体集積回路装置。
9 . 発振信号端子に外部接続された外部発振器を発振させる発振器と、
前記発振器を介して入力される前記外部発振器の発振信号の状態を検出し、その 検出結果から、前記外部発振器が発生した発振信号を出力するか否かを判断して出 力する発振修繕検出回路と、
前記発振修繕検出回路から出力された発振信号を通倍して出力する位相同期ル ープ回路と、
前記位相同期ループ回路から出力された信号に基づいて、システムクロック信号 を生成するクロック発生回路とよりなるクロック発生部を備え、
前記位相同期ループ回路は、
発振修繕検出回路から前記外部発振器の発振信号が出力されない場合に、前記位 相同期ループ回路に備えられたリ ングオシレータが生成する発振信号を出力する ことを特徴とする半導体集積回路装置。
1 0 . リセッ ト解除タイミングに応答して、 そのときの外部発振手段の状態を保持 する保持手段と、 上記状態が所定の状態の場合、 内部発振回路により動作する中央 処理装置を有する半導体集積回路装置。
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