JP2794165B2 - ロック維持回路を有するｐｌｌ回路 - Google Patents

ロック維持回路を有するｐｌｌ回路

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JP2794165B2
JP2794165B2 JP7022160A JP2216095A JP2794165B2 JP 2794165 B2 JP2794165 B2 JP 2794165B2 JP 7022160 A JP7022160 A JP 7022160A JP 2216095 A JP2216095 A JP 2216095A JP 2794165 B2 JP2794165 B2 JP 2794165B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＰＬＬ（Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ）回路に関するもので、詳しくは
ロック維持回路（ｌｏｃｋｉｎｇ ｈｏｌｄｅｒ）を使
用するＰＬＬ回路に関するものである。
【０００２】
【従来の技術】従来のＰＬＬ回路は、図３に示されるよ
うに、基準信号Ｒｅｆの入力周波数を基準周波数に分周
するリファレンスカウンタ（ｒｅｆｅｒｅｎｃｅ ｃｏ
ｕｎｔｅｒ）１と、電圧制御発振信号ＶＣＯの周波数を
所定比率で分周するプログラマブルカウンタ（ｐｒｏｇ
ｒａｍｍａｂｌｅ ｃｏｕｎｔｅｒ）２と、リファレン
スカウンタ１の出力信号の位相および周波数とプログラ
マブルカウンタ２の出力信号の位相および周波数とを検
出して低域通過フィルタ（図示せず）にエラーデータを
出力するとともに、ロック検出器４にロック信号を出力
する位相検出器３と、位相検出器３から出力されるロッ
ク信号を検出して外部のスイッチに出力するロック検出
器４とから構成されている。
【０００３】このように構成される従来のＰＬＬ回路の
動作を説明すると次のようになる。まず、リファレンス
カウンタ１は入力される基準信号Ｒｅｆの周波数を第１
の比率で分周して位相検出器３の一方の端子に出力し、
プログラマブルカウンタ２は入力される電圧制御発振器
（図示せず）の電圧制御発振信号ＶＣＯの周波数を第２
の比率で分周して位相検出器３の他方の端子に出力す
る。
【０００４】次いで、位相検出器３はリファレンスカウ
ンタ１の出力信号の位相および周波数とプログラマブル
カウンタ２の出力信号の位相および周波数とが互いに同
一であるか否かを検出する。
【０００５】この際に、リファレンスカウンタ１の出力
信号の位相および周波数とプログラマブルカウンタ２の
出力信号の位相および周波数とが互いに同一ではないと
検出されると、位相検出器３は“ハイ”または“ロー”
状態のパルスを上記低域通過フィルタに出力し、ロック
信号をロック検出器４に出力しない。
【０００６】これをより詳細に説明すると、プログラマ
ブルカウンタ２の出力信号の位相および周波数がリファ
レンスカウンタ１の出力信号の位相および周波数よりも
小さい場合、位相検出器３は“ハイ”状態のパルスを上
記低域通過フィルタに出力し、ロック信号をロック検出
器４に出力しない。
【０００７】したがって、上記低域通過フィルタは位相
検出器３から出力される“ハイ”状態のパルスを直流
（ＤＣ）化し、その直流化された値が上昇し、それによ
り電圧制御発振器の電圧制御発振信号ＶＣＯの周波数が
増加する。
【０００８】以後、変化された周波数を有する電圧制御
発振信号ＶＣＯには基準信号Ｒｅｆに対してさらに上述
した動作が適用される。
【０００９】反面、プログラマブルカウンタ２の出力信
号の位相および周波数がリファレンスカウンタ１の出力
信号の位相および周波数よりも大きい場合、位相検出器
３は“ロー”状態のパルスを上記低域通過フィルタに出
力し、ロック信号をロック検出器４に出力しない。
【００１０】したがって、上記低域通過フィルタは位相
検出器３から出力される“ロー”状態のパルスを直流
（ＤＣ）化し、その直流化された値が減少し、それによ
り電圧制御発振器の電圧制御発振信号ＶＣＯの周波数を
減少させる。
【００１１】以後、変化された周波数を有する電圧制御
発振信号ＶＣＯには基準信号Ｒｅｆに対してさらに上述
した動作が適用される。
【００１２】このような過程が反復されるにつれて、プ
ログラマブルカウンタ２の出力信号の位相および周波数
がリファレンスカウンタ１の出力信号の位相および周波
数と最終的に同一となる。
【００１３】このとき、位相検出器３は上記低域通過フ
ィルタに上記のようにパルスを出力せず、ロック信号を
ロック検出器４に出力する。
【００１４】一方、複数のフリップフロップで構成され
たロック検出器４は、位相検出器３からロック信号が入
力されると、そのロック信号が入力された時点から所定
の遅延時間が経過するまでの間に、そのロック信号の変
動の有無を検出してそのロック信号の変動がないと検出
される場合、そのロック信号を外部のスイッチに出力す
ることとなる。したがって、位相および周波数が一時的
に同じになったにすぎない状態が誤って位相ロック状態
と認識されることはない。
【００１５】
【発明が解決しようとする課題】しかしながら、従来の
ＰＬＬ回路には単に位相ロック状態を知らせる機能しか
なく、位相検出器３の入力信号にわずかでも雑音が入る
と位相ロック状態が解除され、その結果、再び位相ロッ
ク状態にするために、ＰＬＬループを構成する位相検出
器と低域通過フィルタと電圧制御発振器とを動作させな
ければならず、多くの電流が消耗されるという問題点が
あった。
【００１６】したがって、本発明の目的は、ロック維持
回路を設置することにより、位相ロック状態を安定的に
維持することができ、電流消耗が小さいロック維持回路
を有するＰＬＬ回路を提供することにある。
【００１７】
【課題を解決するための手段】このような目的を達成す
るために、本発明のロック維持回路を有するＰＬＬ回路
は、基準信号の入力周波数を基準周波数に分周するリフ
ァレンスカウンタと、電圧制御発振信号を発振する電圧
制御発振器と、電圧制御発振器から出力される電圧制御
発振信号の周波数を所定比率で分周するプログラマブル
カウンタと、リファレンスカウンタの出力信号の位相お
よび周波数とプログラマブルカウンタの出力信号の位相
および周波数とを検出し、リファレンスカウンタの出力
信号とプログラマブルカウンタの出力信号とを所定のパ
ルスとして出力するとともに、プログラマブルカウンタ
の出力信号の位相および周波数がリファレンスカウンタ
の出力信号の位相および周波数と同じになったときロッ
ク信号を出力する位相検出器と、位相検出器から出力さ
れる所定のパルスに応じて電源電圧または接地電圧を出
力する電圧ポンプと、電圧ポンプから出力される電源電
圧または接地電圧に応じて電圧制御発振器が発振する電
圧制御発振信号の周波数を制御する低域通過フィルタ
と、位相検出器から出力されるロック信号を検出し、そ
のロック信号が入力された時点から所定の遅延時間が経
過するまでの間にそのロック信号が変動しなければその
ロック信号を出力するロック検出器と、ロック検出器か
ら出力されるロック信号に応じて位相ロック状態を維持
するための信号を出力するロック維持回路と、外部から
入力されるデータに応じてロック維持回路による位相ロ
ック状態を解除するための信号を出力するチャンネル選
択器と、所定時間ごとに位相ロック状態を解除するため
のリフレッシュクロックを発生するリフレッシュクロッ
ク発生器と、ロック維持回路の出力信号とリフレッシュ
クロック発生器から出力されるリフレッシュクロックと
をＮＡＮＤ演算する第１のＮＡＮＤゲートと、位相検出
器から出力される所定のパルスを電圧ポンプに伝達する
とともに、第１のＮＡＮＤゲートの出力信号に応じて電
圧ポンプの動作をロックするロックイネーブル器と、第
１のＮＡＮＤゲートの出力信号に応じて基準信号を接地
端子にパスさせる第１のトランジスタと、第１のＮＡＮ
Ｄゲートの出力信号に応じて電圧制御発振信号を接地端
子にパスさせる第２のトランジスタとを含むことを特徴
とする。
【００１８】
【実施例】以下添付図面に基づいて本発明によるロック
維持回路を有するＰＬＬ回路を詳細に説明する。ここで
従来の部分と同じ部分には同一符号が付与されている。
【００１９】本発明のロック維持回路を有するＰＬＬ回
路は、図１に示されるように、基準信号Ｒｅｆの入力周
波数を基準周波数に分周するリファレンスカウンタ１
と、電圧制御発振器（図示せず）によって発振された電
圧制御発振信号ＶＣＯの周波数を所定比率で分周するプ
ログラマブルカウンタ２と、リファレンスカウンタ１の
出力信号の位相および周波数とプログラマブルカウンタ
２の出力信号の位相および周波数とを検出してロックイ
ネーブル器７に所定のパルスを出力するとともにロック
検出器４にロック信号を出力する位相検出器３と、位相
検出器３から出力されるロック信号を検出して出力する
ロック検出器４と、位相検出器３から出力される出力信
号とＮＡＮＤゲート１３から出力される出力信号に応じ
て電圧ポンプ５を制御するロックイネーブル器７と、ロ
ックイネーブル器７の出力信号に応じて電源電圧または
接地電圧を低域通過フィルタ（図示せず）に出力する電
圧ポンプ５と、チャンネルを選択するチャンネル選択器
８と、ロック検出器４から出力されるロック信号が入力
され、位相ロック状態を維持するロック維持回路９と、
リファレンスカウンタ１の他の出力信号が入力され、リ
フレッシュクロックを出力するリフレッシュクロック発
生器１２と、ロック維持回路９の出力信号とリフレッシ
ュクロック発生器１２から出力されるリフレッシュクロ
ックをＮＡＮＤ演算してロックイネーブル器７に出力す
るＮＡＮＤゲート１３と、反転器１４，１６を経てそれ
ぞれ入力されるＮＡＮＤゲート１３の出力信号に応じて
基準信号Ｒｅｆと電圧制御発振信号ＶＣＯを接地端子に
パスさせるトランジスタ１５，１７とから構成される。
【００２０】図２に基づいて図１の回路をより詳細に説
明すると次のようになる。ロックイネーブル器７は、位
相検出器３の２つの出力端子を経て出力される出力信号
をそれぞれ反転させる反転器１３，１４と、ＮＡＮＤゲ
ート１３の出力信号がそれぞれの一方の入力端子に入力
され、反転器１３，１４の出力信号の各々がそれぞれの
他方の入力端子に入力されるＮＡＮＤゲートＮ２，Ｎ３
と、ＮＡＮＤゲートＮ３の出力信号を反転させる反転器
１５とから構成される。
【００２１】電圧ポンプ５は、電源電圧Ｖｃｃと接地電
圧との間に直列接続され、ＮＡＮＤゲートＮ２の出力信
号と反転器Ｉ５の出力信号とがそれぞれのゲートに入力
されるｐＭＯＳトランジスタＱ３とｎＭＯＳトランジス
タＱ４とから構成される。
【００２２】チャンネル選択器８は、並列（または直
列）接続され、入力データＤ１〜Ｄｎが入力端子ｉｎに
それぞれ入力され、共通のクロック信号ＣＬＫが入力端
子ｃｋにそれぞれ入力され、出力信号を出力端子Ｑを経
て出力するｎ個のＤ−フリップフロップＤＦＦ１〜ＤＦ
Ｆｎと、Ｄ−フリップフロップＤＦＦ１〜ＤＦＦｎの出
力端子Ｑを経て出力される出力信号が一方の入力端子に
それぞれ入力され、Ｄ−フリップフロップＤＦＦ１〜Ｄ
ＦＦｎの入カデータＤ１〜Ｄｎが他方の入力端子にそれ
ぞれ入力されるｎ個の排他的論理和ゲートＸＮＯＲ１〜
ＸＮＯＲｎと、排他的論理和ゲートＸＮＯＲ１〜ＸＮＯ
Ｒｎの出力信号が入力されるＮＡＮＤゲートＮ７と、Ｎ
ＡＮＤゲートＮ７の出力信号を反転させる反転器Ｉ６と
から構成される。
【００２３】ロック維持回路９は、ロック検出器４の出
力信号とチャンネル選択器８の反転器Ｉ６から出力され
る出力信号とを入力とするＮＡＮＤゲートＮ４と、ＮＡ
ＮＤゲートＮ４の出力信号とＮＡＮＤゲートＮ６の出力
信号とを入力とするＮＡＮＤゲートＮ５と、ＮＡＮＤゲ
ートＮ５の出力信号と反転器Ｉ６から出力される出力信
号とを入力とするＮＡＮＤゲートＮ６とから構成され
る。ＮＡＮＤゲートＮ５，Ｎ６はラッチ（ｌａｔｃｈ）
をなす。
【００２４】そして、ＮＡＮＤゲートＮ５の出力端子
は、一方の入力端子にリフレッシュクロック発生器１２
の出力信号が入力されるＮＡＮＤゲート１３の他方の入
力端子に接続される。
【００２５】このように構成される本発明によるＰＬＬ
回路の作用を説明すると次のとおりである。
【００２６】まず、リファレンスカウンタ１は入力され
る基準信号Ｒｅｆの周波数を第１の比率で分周して位相
検出器３の一方の入力端子に出力し、プログラマブルカ
ウンタ２は入力される電圧制御発振器の電圧制御発振信
号ＶＣＯの周波数を第２の比率で分周して位相検出器３
の他方の入力端子に出力する。
【００２７】次いで、位相検出器３は、リファレンスカ
ウンタ１の出力信号の位相および周波数とプログラマブ
ルカウンタ２の出力信号の位相および周波数とが互いに
同一であるか否かを検出する。
【００２８】この際に、リファレンスカウンタ１の出力
信号の位相および周波数とプログラマブルカウンタ２の
出力信号の位相および周波数とが互いに同一でないと検
出されると、位相検出器３はリファレンスカウンタ１の
出力信号とプログラマブルカウンタ２の出力信号とをそ
れぞれ所定のパルスとしてロックイネーブル器７に伝達
し、ロック信号をロック検出器４に出力しない。位相ロ
ック状態でないとき後述するようにＮＡＮＤゲート１３
の出力信号は“ハイ”状態であるため、位相検出器３か
ら出力される所定のパルスはロックイネーブル器７を通
過し、電圧ポンプ５に伝達される。次いで、電圧ポンプ
５はロックイネーブル器７の出力信号に応じてｐＭＯＳ
トランジスタＱ３およびｎＭＯＳトランジスタＱ４を相
反するように動作させて電源電圧Ｖｃｃまたは接地電圧
を上記低域通過フィルタに出力することとなる。
【００２９】したがって、低域通過フィルタは出力する
電圧を増加（または減少）させて、電圧制御発振器が発
振する電圧制御発振信号ＶＣＯの周波数を減少（または
増加）させる。
【００３０】この際に、ロック検出器４が“ハイ”状態
のロック信号をロック維持回路９に出力せず、“ロー”
状態のロック信号をロック維持回路９に出力する。その
ため、チャンネル選択器８の出力信号が“ハイ”状態で
あっても“ロー”状態であっても、ロック維持回路９は
“ロー”信号をＮＡＮＤゲート１３の一方の入力端子に
出力する。
【００３１】したがって、リフレッシュクロック発生器
１２から出力されるリフレッシュクロックが“ハイ”状
態であっても“ロー”状態であっても、ＮＡＮＤゲート
１３は“ハイ”状態の出力信号を出力する。この出力信
号はロックイネーブル器７中のＮＡＮＤゲートＮ２，Ｎ
３に入力されるとともに、反転器１４，１６を経てｎＭ
ＯＳトランジスタ１５，１７のゲートにそれぞれ入力さ
れ、それによりｎＭＯＳトランジスタ１５，１７がオフ
になり、基準信号Ｒｅｆと電圧制御発振信号ＶＣＯとは
引き続きリファレンスカウンタ１とプログラマブルカウ
ンタ２とにそれぞれ入力されることとなる。
【００３２】以後、変化された周波数を有する電圧制御
発振信号ＶＣＯには基準信号Ｒｅｆに対して上述したよ
うな動作が適用される。
【００３３】このような過程が反復されるにつれてプロ
グラマブルカウンタ２の出力信号の位相および周波数が
リファレンスカウンタ１の出力信号の位相および周波数
と同一になり、位相ロック状態になる。
【００３４】この際に、位相検出器３は何らの出力信号
もロックイネーブル器７に出力せず、ロック信号をロッ
ク検出器４に出力する。
【００３５】これによりロック検出器４は、ロック信号
が入力された時点から一定の遅延時間が経過したにもに
かかわらず位相検出器３から入力されるロック信号の変
動がなければ、その“ハイ”状態のロック信号をロック
維持回路９に出力する。したがって、ロック検出器４は
位相および周波数が一時的に同じになったにすぎない状
態を誤って位相ロック状態と認識するのを防止するため
のものである。
【００３６】このときチャンネル選択器８の出力信号が
“ハイ”状態であるとすると、ロック維持回路９は“ハ
イ”信号をＮＡＮＤゲート１３の一方の入力端子に出力
する。さらに、このときリフレッシュクロック発生器１
２から出力されるリフレッシュクロックが“ハイ”状態
であるとすると、ＮＡＮＤゲート１３は“ロー”状態の
出力信号を反転器１５，１７を経てｎＭＯＳトランジス
タ１５，１７のゲートに供給する。そのため、ｎＭＯＳ
トランジスタ１５，１７がターンオンし、基準信号Ｒｅ
ｆと電圧制御発振信号ＶＣＯとが接地端子に流れ、上記
のように引き続きリファレンスカウンタ１とプログラマ
ブルカウンタ２とに入力されなくなる。
【００３７】なお、ロック条件を変更させるために使用
するデータＤ１〜Ｄｎの入力が停止されるとき、チャン
ネル選択器８の出力信号は“ハイ”状態にあるので、位
相検出器３から出力されるロック信号に応じてロック検
出器４から出力されるロック信号が“ハイ”状態となれ
ば、ロック維持回路９の出力信号は“ハイ”状態とな
る。
【００３８】また、ロック維持回路９の“ハイ”状態の
出力信号とリフレッシュクロック発生器１２の“ハイ”
状態のリフレッシュクロックが入力されるＮＡＮＤゲー
ト１３は、“ロー”状態の出力信号を上述したように反
転器１４，１６を経てトランジスタ１５，１７のゲート
に出力してトランジスタ１５，１７をターンオンさせる
だけでなく、ロックイネーブル器７にも出力する。した
がって、ＮＡＮＤゲート１３の“ロー”状態の出力信号
はロックイネーブル器７中のＮＡＮＤゲートＮ２，Ｎ３
に入力され、これによりロックイネーブル器７は“ハ
イ”状態の信号をｐＭＯＳトランジスタＱ３に入力する
とともに、“ロー”状態の信号をｎＭＯＳトランジスタ
Ｑ４に入力する。そのため、ｐＭＯＳトランジスタＱ３
およびｎＭＯＳトランジスタＱ４はともにオフになる。
【００３９】したがって、ロックイネーブル器７は電圧
ポンプ５の動作をロックすることとなり、他方、基準信
号Ｒｅｆと電圧制御発振信号ＶＣＯとはそのオンとなっ
たトランジスタ１５，１７を経て接地端子に流れること
となる。
【００４０】この状態ではチャンネル選択器８の出力が
変わらない限り、基準信号Ｒｅｆまたは電圧制御発振信
号ＶＣＯが瞬間的に変動したり、またはその変動により
ロック検出器４に誤動作が発生しても、ロック維持回路
９により位相ロック状態が続けて維持される。すなわ
ち、基準信号Ｒｅｆや電圧制御発振信号ＶＣＯに雑音が
入っても位相ロック状態が解除されることはない。した
がって、ロック維持回路９はＰＬＬループが一旦位相ロ
ック状態になるとその状態を維持するためのものであ
る。
【００４１】一方、このような状態で使用者がデータＤ
１〜Ｄｎの入力を変更すると、その新しいデータがＤ−
フリップフロップＤＦＦ１〜ＤＦＦｎにラッチされてい
る前のデータと一致しなくなるため、排他的論理和ゲー
トＸＮＯＲ１〜ＸＮＯＲｎのいずれかが“ロー”状態の
信号を出力する。そのため、チャンネル選択器８の出力
信号が“ロー”状態に変わり、ロック検出器４から出力
されるロック信号が“ハイ”状態であっても、ロック維
持回路９の出力信号が“ロー”状態に変わることにな
る。
【００４２】これにより、ロック維持回路９から“ロ
ー”状態の出力信号が入力されるＮＡＮＤゲート１３
は、“ハイ”状態の出力信号をロックイネーブル器７に
出力してロックイネーブル器７を不活性化させるととも
に、反転器１４，１６を経てトランジスタ１５，１７の
ゲートに出力してトランジスタ１５，１７をターンオフ
させる。ロックイネーブル器７が不活性化すると、電圧
ポンプ５の動作ロックが解除される。また、トランジス
タ１５，１７がターンオフすると、基準信号Ｒｅｆと発
振制御信号ＶＣＯとが再びリファレンスカウンタ１とプ
ログラマブルカウンタ２とに入力される。
【００４３】したがって、再びＰＬＬループが形成さ
れ、基準信号Ｒｅｆの位相および周波数と電圧制御発振
信号ＶＣＯの位相および周波数と同じになり、位相ロッ
ク状態になると、再び位相ロック状態が維持されること
になる。
【００４４】一方、位相ロック状態でロックイネーブル
器７が電圧ポンプ５の動作をロックし続けると、低域通
過フィルタで直流電流が漏洩され、基準信号Ｒｅｆの位
相および周波数と電圧制御発振信号ＶＣＯの位相および
周波数とがずれることがある。
【００４５】したがって、リフレッシュクロック発生器
１２は、低域通過フィルタで漏洩電流が発生して位相お
よび周波数がずれるのを防ぐために、リファレンスカウ
ンタ１の出力信号を入力とし、リフレッシュクロックを
ＮＡＮＤゲート１３の入力端子に出力することにより、
ロックイネーブル器７が電圧ポンプ５の動作をロックし
ている間に、所定時間ごとにロックイネーブル器７を不
活性化し、それにより位相ロック状態を解除する。これ
により、再びＰＬＬループが形成され、基準信号Ｒｅｆ
の位相および周波数と電圧制御発振信号ＶＣＯの位相お
よび周波数と同じになり、位相ロック状態になると、再
び位相ロック状態が維持されることになる。
【００４６】
【発明の効果】以上に説明したように、本発明は、位相
ロック状態ではたとえ基準信号Ｒｅｆや電圧制御発振信
号ＶＣＯに雑音が入っても、外部から位相ロック状態の
解除が要求されない限り、位相ロック状態を維持するこ
とができ、これにより電力をほとんど消耗しないＰＬＬ
回路を提供することができる。
【図面の簡単な説明】
【図１】本発明によるロック維持回路を有するＰＬＬ回
路を示すブロック図である。
【図２】図１のロック維持回路を示す回路図である。
【図３】従来の技術によるＰＬＬ回路を示すブロック図
である。
【符号の説明】
１ リファレンスカウンタ ２ プログラマブルカウンタ ３ 位相検出器 ４ ロック検出器 ５ 電圧ポンプ ７ ロックイネーブル器 ８ チャンネル選択器 ９ ロック維持回路 １２ リフレッシュクロック発生器 １３ ＮＡＮＤゲート １４，１６ 反転器 １５，１７ ｎＭＯＳトランジスタ

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 基準信号の入力周波数を基準周波数に分
    周するリファレンスカウンタと、 電圧制御発振信号を発振する電圧制御発振器と、 前記電圧制御発振器から出力される電圧制御発振信号の
    周波数を所定比率で分周するプログラマブルカウンタ
    と、 前記リファレンスカウンタの出力信号の位相および周波
    数と前記プログラマブルカウンタの出力信号の位相およ
    び周波数とを検出し、前記リファレンスカウンタの出力
    信号と前記プログラマブルカウンタの出力信号とを所定
    のパルスとして出力するとともに、前記プログラマブル
    カウンタの出力信号の位相および周波数が前記リファレ
    ンスカウンタの出力信号の位相および周波数と同じにな
    ったときロック信号を出力する位相検出器と、 前記位相検出器から出力される所定のパルスに応じて電
    源電圧または接地電圧を出力する電圧ポンプと、 前記電圧ポンプから出力される電源電圧または接地電圧
    に応じて前記電圧制御発振器が発振する電圧制御発振信
    号の周波数を制御する低域通過フィルタと、 前記位相検出器から出力されるロック信号を検出し、そ
    のロック信号が入力された時点から所定の遅延時間が経
    過するまでの間にそのロック信号が変動しなければその
    ロック信号を出力するロック検出器と、 前記ロック検出器から出力されるロック信号に応じて位
    相ロック状態を維持するための信号を出力するロック維
    持回路と、 外部から入力されるデータに応じて前記ロック維持回路
    による位相ロック状態を解除するための信号を出力する
    チャンネル選択器と、 所定時間ごとに位相ロック状態を解除するためのリフレ
    ッシュクロックを発生するリフレッシュクロック発生器
    と、 前記ロック維持回路の出力信号と前記リフレッシュクロ
    ック発生器から出力されるリフレッシュクロックとをＮ
    ＡＮＤ演算する第１のＮＡＮＤゲートと、 前記位相検出器から出力される所定のパルスを前記電圧
    ポンプに伝達するとともに、前記第１のＮＡＮＤゲート
    の出力信号に応じて前記電圧ポンプの動作をロックする
    ロックイネーブル器と、 前記第１のＮＡＮＤゲートの出力信号に応じて前記基準
    信号を接地端子にパスさせる第１のトランジスタと、 前記第１のＮＡＮＤゲートの出力信号に応じて前記電圧
    制御発振信号を接地端子にパスさせる第２のトランジス
    タとを含むことを特徴とする、ロック維持回路を有する
    ＰＬＬ回路。
  2. 【請求項２】 前記電圧ポンプは、電源電圧と接地電圧
    との間に直列接続され、前記ロックイネーブル器の出力
    がそれぞれのゲートに入力されるｐＭＯＳトランジスタ
    とｎＭＯＳトランジスタとを含むことを特徴とする、請
    求項１に記載のロック維持回路を有するＰＬＬ回路。
  3. 【請求項３】 前記ロックイネーブル器は、 前記位相検出器の出力をそれぞれ反転させるための第１
    および第２の反転器と、 前記第１のＮＡＮＤゲートの出力信号と前記第１の反転
    器の出力信号とが入力され、前記ｐＭＯＳトランジスタ
    のゲートに出力信号を供給する第２のＮＡＮＤゲート
    と、 前記第１のＮＡＮＤゲートの出力信号と前記第２の反転
    器の出力信号とが入力される第３のＮＡＮＤゲートと、 前記第３のＮＡＮＤゲートと前記ｎＭＯＳトランジスタ
    のゲートとの間に接続された第３の反転器とを含むこと
    を特徴とする、請求項２に記載のロック維持回路を有す
    るＰＬＬ回路。
  4. 【請求項４】 前記ロック維持回路は、 前記ロック検出器から出力されるロック信号と前記チャ
    ンネル選択器の出力信号とが入力される第４のＮＡＮＤ
    ゲートと、 前記第４のＮＡＮＤゲートの出力信号が入力され、前記
    位相ロック状態を維持するための信号を出力する第５の
    ＮＡＮＤゲートと、 前記チャンネル選択器の出力信号と前記第５のＮＡＮＤ
    ゲートの出力信号とが入力され、前記第５のＮＡＮＤゲ
    ートに出力信号を供給する第６のＮＡＮＤゲートとを含
    むことを特徴とする、請求項１に記載のロック維持回路
    を有するＰＬＬ回路。
  5. 【請求項５】 前記チャンネル選択器は、 直列接続された複数のＤ−フリップフロップと、 前記複数のＤ−フリップフロップに対応して設けられ、
    各々が対応するＤ−フリップフロップの入力信号と出力
    信号とが入力される複数の排他的論理和ゲートと、 前記複数の排他的論理和ゲートの出力信号が入力される
    第７のＮＡＮＤゲートと、 前記第７のＮＡＮＤゲートの出力信号を反転させるため
    の第４の反転器とを含むことを特徴とする、請求項１に
    記載のロック維持回路を有するＰＬＬ回路。
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