JP3079943B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP3079943B2 JP3079943B2 JP07118186A JP11818695A JP3079943B2 JP 3079943 B2 JP3079943 B2 JP 3079943B2 JP 07118186 A JP07118186 A JP 07118186A JP 11818695 A JP11818695 A JP 11818695A JP 3079943 B2 JP3079943 B2 JP 3079943B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路におい
て、論理回路の動作に必要な安定した周波数のクロック
信号を生成するＰＬＬ(Phase locked Loop)回路に係
り、特にＰＬＬ回路がスリープ状態あるいは電源投入か
ら立ち上がって出力周波数が安定したことを検出するロ
ック検出回路を備え、またロック検出回路とその出力が
安定化したことを判定する論理回路を備えたＰＬＬ回路
に関するものである。
て、論理回路の動作に必要な安定した周波数のクロック
信号を生成するＰＬＬ(Phase locked Loop)回路に係
り、特にＰＬＬ回路がスリープ状態あるいは電源投入か
ら立ち上がって出力周波数が安定したことを検出するロ
ック検出回路を備え、またロック検出回路とその出力が
安定化したことを判定する論理回路を備えたＰＬＬ回路
に関するものである。
【０００２】
【従来の技術】ＰＬＬ回路は例えば図６に示すように基
準周波数回路１、位相比較回路２、チャージポンプ回路
３、低域通過フィルタ回路（以下、ＬＰＦと称す）４、
電圧制御発振回路(以下、ＶＣＯと称す)５、カウンタ６
で構成される。基準周波数回路１は水晶発振器などを用
いて動作温度や電源電圧等に影響されず常に一定の周波
数を出力する既知の回路である。位相比較回路２、チャ
ージポンプ回路３、ＬＰＦ回路４、ＶＣＯ５、カウンタ
６は論理ゲート及びバイポーラ、ＭＯＳトランジスタを
用いて構成する論理回路である。カウンタ６はＶＣＯ出
力をＭ分の１（Ｍは整数）に分周する。
準周波数回路１、位相比較回路２、チャージポンプ回路
３、低域通過フィルタ回路（以下、ＬＰＦと称す）４、
電圧制御発振回路(以下、ＶＣＯと称す)５、カウンタ６
で構成される。基準周波数回路１は水晶発振器などを用
いて動作温度や電源電圧等に影響されず常に一定の周波
数を出力する既知の回路である。位相比較回路２、チャ
ージポンプ回路３、ＬＰＦ回路４、ＶＣＯ５、カウンタ
６は論理ゲート及びバイポーラ、ＭＯＳトランジスタを
用いて構成する論理回路である。カウンタ６はＶＣＯ出
力をＭ分の１（Ｍは整数）に分周する。
【０００３】一般的にＰＬＬ回路はＶＣＯも含めて論理
が固定された状態であるスリープ状態直後あるいは電源
投入直後には基準周波数（以下、ＦＲと称す）とカウン
タ６の出力周波数（以下、ＦＶと称す）の関係はＦＲ＞
ＦＶあるいはＦＲ＜ＦＶとなる。
が固定された状態であるスリープ状態直後あるいは電源
投入直後には基準周波数（以下、ＦＲと称す）とカウン
タ６の出力周波数（以下、ＦＶと称す）の関係はＦＲ＞
ＦＶあるいはＦＲ＜ＦＶとなる。
【０００４】位相比較回路２はＦＲとＦＶの立ち上がり
エッジ間をタイミング誤差としてＵＰＢまたはＤＯＷＮ
へ出力する。ここで、位相比較回路２にはＦＲとＦＶの
立ち上がりエッジで動作するものと立ち下がりエッジで
動作するものとあるが、以降の説明では立ち上がりエッ
ジ動作として説明する。
エッジ間をタイミング誤差としてＵＰＢまたはＤＯＷＮ
へ出力する。ここで、位相比較回路２にはＦＲとＦＶの
立ち上がりエッジで動作するものと立ち下がりエッジで
動作するものとあるが、以降の説明では立ち上がりエッ
ジ動作として説明する。
【０００５】まずＦＲ＞ＦＶのとき、ＵＰＢはＦＲの立
ち上がりからＦＶの立ち上がりまでローレベル（以下
（Ｌ）レベルと称す）の誤差タイミングを出力し、他方
の出力ＤＯＷＮは常に（Ｌ）レベルとなる。
ち上がりからＦＶの立ち上がりまでローレベル（以下
（Ｌ）レベルと称す）の誤差タイミングを出力し、他方
の出力ＤＯＷＮは常に（Ｌ）レベルとなる。
【０００６】次にＦＲ＜ＦＶのとき、ＵＰＢは常にハイ
レベル（以下（Ｈ）レベルと称す）となり、ＤＯＷＮは
ＦＶの立ち上がりからＦＲの立ち上がりまで（Ｈ）レベ
ルの誤差タイミングを出力する。
レベル（以下（Ｈ）レベルと称す）となり、ＤＯＷＮは
ＦＶの立ち上がりからＦＲの立ち上がりまで（Ｈ）レベ
ルの誤差タイミングを出力する。
【０００７】やがて位相が一致してＦＲ＝ＦＶとなる
と、ＵＰＢは常に（Ｈ）レベル、ＤＯＷＮは常に（Ｌ）
レベルとなってチャージポンプ出力をハイ・インピーダ
ンス状態にしてＰＬＬループは安定する。このとき、Ｖ
ＣＯ出力周波数はＭ×ＦＲに等しい。
と、ＵＰＢは常に（Ｈ）レベル、ＤＯＷＮは常に（Ｌ）
レベルとなってチャージポンプ出力をハイ・インピーダ
ンス状態にしてＰＬＬループは安定する。このとき、Ｖ
ＣＯ出力周波数はＭ×ＦＲに等しい。
【０００８】従来のロック検出回路は図７に示すように
ＵＰＢが（Ｈ）レベル且つＤＯＷＮが（Ｌ）レベルの状
態を検出してＡＮＤゲート７１が（Ｈ）レベルとなり、
容量８０の電位が充電によってバッファ回路７９のしき
い値を越えたときロック出力を（Ｈ）レベルとするもの
であった。
ＵＰＢが（Ｈ）レベル且つＤＯＷＮが（Ｌ）レベルの状
態を検出してＡＮＤゲート７１が（Ｈ）レベルとなり、
容量８０の電位が充電によってバッファ回路７９のしき
い値を越えたときロック出力を（Ｈ）レベルとするもの
であった。
【０００９】
【発明が解決しようとする課題】しかしながら、上記ロ
ック検出回路では容量８０を必要とするので、半導体集
積回路のパッケージ外に容量を付加するかあるいはチッ
プ上に構成する方法をとると、端子数の増加や、チップ
面積の大幅な増大によるコストアップが問題となってい
た。
ック検出回路では容量８０を必要とするので、半導体集
積回路のパッケージ外に容量を付加するかあるいはチッ
プ上に構成する方法をとると、端子数の増加や、チップ
面積の大幅な増大によるコストアップが問題となってい
た。
【００１０】そこで本発明は容量を必要としないロック
検出機能をもつＰＬＬ回路を提供することを目的として
いる。
検出機能をもつＰＬＬ回路を提供することを目的として
いる。
【００１１】
【課題を解決するための手段】本発明は上記問題点に鑑
み創出されたもので、ＶＣＯ出力を分周してタイミング
を発生する分周回路と、位相比較回路の出力より位相比
較回路の誤差出力の状態によりＰＬＬ回路の出力周波数
が所望の範囲に収束したことを検出するロック検出回路
を備えてＰＬＬ回路のロック状態の検出を行い、またＶ
ＣＯ回路の信号を分周してタイミングを発生する分周回
路と、位相比較回路の出力より位相比較回路の誤差出力
の状態によりＰＬＬ回路の出力周波数が所望の範囲に収
束したことを検出するロック検出回路を備えてＰＬＬ回
路のロック状態の検出を行い、検出時に基準周波数回路
のタイミングでカウントを行うカウンタ１（以下、Ｓカ
ウンタと称す）と、非検出時に基準周波数回路のタイミ
ングでカウントを行うカウンタ２（以下、Ｒカウンタと
称す）と、Ｓカウンタ、Ｒカウンタの所定カウントごと
にセット、リセットを行うＳＲラッチ回路を備えること
で解決される。
み創出されたもので、ＶＣＯ出力を分周してタイミング
を発生する分周回路と、位相比較回路の出力より位相比
較回路の誤差出力の状態によりＰＬＬ回路の出力周波数
が所望の範囲に収束したことを検出するロック検出回路
を備えてＰＬＬ回路のロック状態の検出を行い、またＶ
ＣＯ回路の信号を分周してタイミングを発生する分周回
路と、位相比較回路の出力より位相比較回路の誤差出力
の状態によりＰＬＬ回路の出力周波数が所望の範囲に収
束したことを検出するロック検出回路を備えてＰＬＬ回
路のロック状態の検出を行い、検出時に基準周波数回路
のタイミングでカウントを行うカウンタ１（以下、Ｓカ
ウンタと称す）と、非検出時に基準周波数回路のタイミ
ングでカウントを行うカウンタ２（以下、Ｒカウンタと
称す）と、Ｓカウンタ、Ｒカウンタの所定カウントごと
にセット、リセットを行うＳＲラッチ回路を備えること
で解決される。
【００１２】
【作用】本発明ではＶＣＯの出力を分周したタイミング
で、位相比較回路の出力をシフトレジスタに入力してロ
ック状態の検出を行うので簡単な構成かつ外付け容量な
しにロック検出を行うことができ、またＶＣＯの出力を
分周したタイミングで、位相比較回路の出力をシフトレ
ジスタに入力してロック状態の検出を行い、さらに基準
周波数回路のタイミングでカウントを行った後ロック判
定を行うので、安定したロック検出を行うことができ
る。
で、位相比較回路の出力をシフトレジスタに入力してロ
ック状態の検出を行うので簡単な構成かつ外付け容量な
しにロック検出を行うことができ、またＶＣＯの出力を
分周したタイミングで、位相比較回路の出力をシフトレ
ジスタに入力してロック状態の検出を行い、さらに基準
周波数回路のタイミングでカウントを行った後ロック判
定を行うので、安定したロック検出を行うことができ
る。
【００１３】
【実施例】以下、本発明を図面に基づいて説明する。
【００１４】図１に本発明のＰＬＬ回路の実施例を示
す。基準周波数回路１、位相比較回路２、チャージポン
プ回路３、ＬＰＦ回路４、ＶＣＯ５、カウンタ６より成
るＰＬＬ回路の動作は上述した従来のＰＬＬ回路と同じ
である。分周回路７０はＶＣＯ出力の立ち上がりでＮ分
の１（Ｎは整数）に分周した信号ＦＸを出力する。シフ
トレジスタ７２はＦＶの１周期にわたって誤差タイミン
グを検出するため、その段数はｎ＝Ｍ÷Ｎとなる。ここ
でのＭは上述したカウンタ６の分周数である。スリープ
状態直後あるいは電源立ち上げ直後ではＰＬＬはアンロ
ック状態にあり、ＦＲ＞ＦＶまたはＦＲ＜ＦＶとなる。
ＦＲ＞ＦＶ及びＦＲ＜ＦＶにおける主要動作部分のタイ
ミングを図３に示す。
す。基準周波数回路１、位相比較回路２、チャージポン
プ回路３、ＬＰＦ回路４、ＶＣＯ５、カウンタ６より成
るＰＬＬ回路の動作は上述した従来のＰＬＬ回路と同じ
である。分周回路７０はＶＣＯ出力の立ち上がりでＮ分
の１（Ｎは整数）に分周した信号ＦＸを出力する。シフ
トレジスタ７２はＦＶの１周期にわたって誤差タイミン
グを検出するため、その段数はｎ＝Ｍ÷Ｎとなる。ここ
でのＭは上述したカウンタ６の分周数である。スリープ
状態直後あるいは電源立ち上げ直後ではＰＬＬはアンロ
ック状態にあり、ＦＲ＞ＦＶまたはＦＲ＜ＦＶとなる。
ＦＲ＞ＦＶ及びＦＲ＜ＦＶにおける主要動作部分のタイ
ミングを図３に示す。
【００１５】まずＦＲ＞ＦＶにおいてＤＯＷＮは一定の
（Ｌ）レベル、ＵＰＢは誤差タイミング（Ｌ）レベルを
出力する。この状態ではチャージポンプ回路３のｐｃｈ
トランジスタがオンし、ＬＰＦ４を介したＶＣＯ５の制
御電圧の電位が上がるのでＶＣＯ５の出力周波数も上昇
する。ＵＰＢが（Ｌ）レベル、ＤＯＷＮが（Ｌ）レベル
なのでＡＮＤゲート７１の出力は（Ｌ）レベルとなり、
ＦＸの立ち下がりのタイミングでシフトレジスタ７２へ
入力すると、シフトレジスタの各段の出力からつながる
ＡＮＤゲート７３の入力が（Ｌ）レベルになるのでロッ
ク出力は（Ｌ）レベルとなる。
（Ｌ）レベル、ＵＰＢは誤差タイミング（Ｌ）レベルを
出力する。この状態ではチャージポンプ回路３のｐｃｈ
トランジスタがオンし、ＬＰＦ４を介したＶＣＯ５の制
御電圧の電位が上がるのでＶＣＯ５の出力周波数も上昇
する。ＵＰＢが（Ｌ）レベル、ＤＯＷＮが（Ｌ）レベル
なのでＡＮＤゲート７１の出力は（Ｌ）レベルとなり、
ＦＸの立ち下がりのタイミングでシフトレジスタ７２へ
入力すると、シフトレジスタの各段の出力からつながる
ＡＮＤゲート７３の入力が（Ｌ）レベルになるのでロッ
ク出力は（Ｌ）レベルとなる。
【００１６】次にＦＲ＜ＦＶにおいてＵＰＢは一定の
（Ｈ）レベル、ＤＯＷＮは誤差タイミング（Ｈ）レベル
を出力する。よってＡＮＤゲート７１の出力は（Ｌ）レ
ベルとなり、ＦＸの立ち下がりのタイミングでシフトレ
ジスタ７２へ入力すると、シフトレジスタの各段の出力
からつながるＡＮＤゲート７３の入力が（Ｌ）レベルに
なるのでロック出力は（Ｌ）レベルとなる。
（Ｈ）レベル、ＤＯＷＮは誤差タイミング（Ｈ）レベル
を出力する。よってＡＮＤゲート７１の出力は（Ｌ）レ
ベルとなり、ＦＸの立ち下がりのタイミングでシフトレ
ジスタ７２へ入力すると、シフトレジスタの各段の出力
からつながるＡＮＤゲート７３の入力が（Ｌ）レベルに
なるのでロック出力は（Ｌ）レベルとなる。
【００１７】次にＦＲ＝ＦＶとなるとＦＲとＦＶの立ち
上がり、立ち下がりエッジが一致してＵＰＢ、ＤＯＷＮ
とも誤差タイミングを出力しなくなり、常にＵＰＢは
（Ｈ）レベル、ＤＯＷＮは（Ｌ）レベルとなる。よって
ＡＮＤゲート７１の出力は（Ｈ）レベルとなり、ＦＸの
立ち下がりのタイミングでシフトレジスタ７２へ入力す
ると、シフトレジスタの各段の出力がすべて（Ｈ）レベ
ルとなるタイミングをもって、ＡＮＤゲート７３の出力
が（Ｈ）レベルになりロック出力が検出される。シフト
レジスタ７２が立ち下がりエッジ動作なのは、位相比較
回路２のＵＰＢとＤＯＷＮの過渡的な出力変化をシフト
レジスタ７２に入力しないためである。
上がり、立ち下がりエッジが一致してＵＰＢ、ＤＯＷＮ
とも誤差タイミングを出力しなくなり、常にＵＰＢは
（Ｈ）レベル、ＤＯＷＮは（Ｌ）レベルとなる。よって
ＡＮＤゲート７１の出力は（Ｈ）レベルとなり、ＦＸの
立ち下がりのタイミングでシフトレジスタ７２へ入力す
ると、シフトレジスタの各段の出力がすべて（Ｈ）レベ
ルとなるタイミングをもって、ＡＮＤゲート７３の出力
が（Ｈ）レベルになりロック出力が検出される。シフト
レジスタ７２が立ち下がりエッジ動作なのは、位相比較
回路２のＵＰＢとＤＯＷＮの過渡的な出力変化をシフト
レジスタ７２に入力しないためである。
【００１８】上述では分周回路７０が立ち上がりエッジ
動作かつシフトレジスタ７２が立ち下がりエッジ動作で
説明したが、分周回路７０が立ち下がりエッジ動作かつ
シフトレジスタ７２が立ち上がりエッジ動作でも同じ結
果となる。またカウンタ６が立ち下がりエッジ動作の場
合には、分周回路７０とシフトレジスタ７２が共に立ち
上がりエッジ動作、または共に立ち下がりエッジ動作で
も同じ結果が得られる。
動作かつシフトレジスタ７２が立ち下がりエッジ動作で
説明したが、分周回路７０が立ち下がりエッジ動作かつ
シフトレジスタ７２が立ち上がりエッジ動作でも同じ結
果となる。またカウンタ６が立ち下がりエッジ動作の場
合には、分周回路７０とシフトレジスタ７２が共に立ち
上がりエッジ動作、または共に立ち下がりエッジ動作で
も同じ結果が得られる。
【００１９】次に図２に本発明のＰＬＬ回路の実施例を
示す。基準周波数回路１、位相比較回路２、チャージポ
ンプ回路３、ＬＰＦ回路４、ＶＣＯ５、カウンタ６より
成るＰＬＬ回路の動作は上述した従来のＰＬＬ回路と同
じである。分周回路７０はＶＣＯ出力の立ち上がりでＮ
分の１（Ｎは整数）に分周した信号ＦＸを出力する。シ
フトレジスタ７２はＦＶの１周期にわたって誤差タイミ
ングを検出するため、その段数はｎ＝Ｍ÷Ｎとなる。こ
こでのＭは上述したカウンタ６の分周数である。またＳ
カウンタ７５、Ｒカウンタ７６は共に既存の論理ゲート
やフリップフロップで構成されるカウンタで、ＦＲの立
ち上がりエッジで所定の値をカウントすると（Ｈ）レベ
ルのパルスを出力し、またアクティブ（Ｌ）レベルでカ
ウント値をクリアするリセット端子をもつ。ＳＲラッチ
は既存の論理ゲートで構成され、Ｓ入力に（Ｈ）のトリ
ガパルスが入力されるとＱ出力が（Ｈ）レベルに遷移
し、引き続きＲ入力に（Ｈ）のトリガパルスが入力する
とＱ出力は（Ｌ）レベルになる。スリープ状態直後ある
いは電源立ち上げ直後ではＰＬＬはアンロック状態であ
り、ＦＲ＞ＦＶまたはＦＲ＜ＦＶとなる。ＦＲ＞ＦＶ、
ＦＲ＜ＦＶにおける主要動作部分のタイミングを図４に
示す。
示す。基準周波数回路１、位相比較回路２、チャージポ
ンプ回路３、ＬＰＦ回路４、ＶＣＯ５、カウンタ６より
成るＰＬＬ回路の動作は上述した従来のＰＬＬ回路と同
じである。分周回路７０はＶＣＯ出力の立ち上がりでＮ
分の１（Ｎは整数）に分周した信号ＦＸを出力する。シ
フトレジスタ７２はＦＶの１周期にわたって誤差タイミ
ングを検出するため、その段数はｎ＝Ｍ÷Ｎとなる。こ
こでのＭは上述したカウンタ６の分周数である。またＳ
カウンタ７５、Ｒカウンタ７６は共に既存の論理ゲート
やフリップフロップで構成されるカウンタで、ＦＲの立
ち上がりエッジで所定の値をカウントすると（Ｈ）レベ
ルのパルスを出力し、またアクティブ（Ｌ）レベルでカ
ウント値をクリアするリセット端子をもつ。ＳＲラッチ
は既存の論理ゲートで構成され、Ｓ入力に（Ｈ）のトリ
ガパルスが入力されるとＱ出力が（Ｈ）レベルに遷移
し、引き続きＲ入力に（Ｈ）のトリガパルスが入力する
とＱ出力は（Ｌ）レベルになる。スリープ状態直後ある
いは電源立ち上げ直後ではＰＬＬはアンロック状態であ
り、ＦＲ＞ＦＶまたはＦＲ＜ＦＶとなる。ＦＲ＞ＦＶ、
ＦＲ＜ＦＶにおける主要動作部分のタイミングを図４に
示す。
【００２０】まずＦＲ＞ＦＶにおいてＤＯＷＮは一定の
（Ｌ）レベル、ＵＰＢは誤差タイミング（Ｌ）レベルを
出力する。よってＡＮＤゲート７１の出力は（Ｌ）レベ
ルであり、分周回路７０の立ち下がりのタイミングでシ
フトレジスタ７２へ入力すると、シフトレジスタの各段
の出力からつながるＡＮＤゲート７３の入力が（Ｌ）レ
ベルになるのでＡＮＤゲート７３の出力つまり信号ＬＯ
ＣＫ’は（Ｌ）レベルとなる。このときＳカウンタ７５
は常にリセット状態にあり、Ｒカウンタ７６はカウント
を行い所定回数のカウントをするごとに信号Ｒは（Ｈ）
レベルのパルスを出力するので、ＳＲラッチ７８の出力
であるロック出力は常に（Ｌ）レベルである。これは図
４の状態１に相当する。
（Ｌ）レベル、ＵＰＢは誤差タイミング（Ｌ）レベルを
出力する。よってＡＮＤゲート７１の出力は（Ｌ）レベ
ルであり、分周回路７０の立ち下がりのタイミングでシ
フトレジスタ７２へ入力すると、シフトレジスタの各段
の出力からつながるＡＮＤゲート７３の入力が（Ｌ）レ
ベルになるのでＡＮＤゲート７３の出力つまり信号ＬＯ
ＣＫ’は（Ｌ）レベルとなる。このときＳカウンタ７５
は常にリセット状態にあり、Ｒカウンタ７６はカウント
を行い所定回数のカウントをするごとに信号Ｒは（Ｈ）
レベルのパルスを出力するので、ＳＲラッチ７８の出力
であるロック出力は常に（Ｌ）レベルである。これは図
４の状態１に相当する。
【００２１】次にＦＲ＜ＦＶにおいてＵＰＢは一定の
（Ｈ）レベル、ＤＯＷＮは誤差タイミング（Ｌ）レベル
を出力する。よってＡＮＤゲート７１の出力は（Ｌ）レ
ベルであり、分周回路７０の立ち下がりのタイミングで
シフトレジスタ７２へ入力すると、シフトレジスタの各
段の出力からつながるＡＮＤゲート７３の入力が（Ｌ）
レベルになるのでＬＯＣＫ’は（Ｌ）レベルとなる。よ
ってこのときもＳカウンタ７５は常にリセット状態にあ
り、Ｒカウンタ７６はカウントを行い所定回数のカウン
トをするごとに信号Ｒは（Ｈ）レベルのパルスを出力す
るので、ＳＲラッチ７８の出力であるロック出力は常に
（Ｌ）レベルである。これも図４の状態１に相当する。
（Ｈ）レベル、ＤＯＷＮは誤差タイミング（Ｌ）レベル
を出力する。よってＡＮＤゲート７１の出力は（Ｌ）レ
ベルであり、分周回路７０の立ち下がりのタイミングで
シフトレジスタ７２へ入力すると、シフトレジスタの各
段の出力からつながるＡＮＤゲート７３の入力が（Ｌ）
レベルになるのでＬＯＣＫ’は（Ｌ）レベルとなる。よ
ってこのときもＳカウンタ７５は常にリセット状態にあ
り、Ｒカウンタ７６はカウントを行い所定回数のカウン
トをするごとに信号Ｒは（Ｈ）レベルのパルスを出力す
るので、ＳＲラッチ７８の出力であるロック出力は常に
（Ｌ）レベルである。これも図４の状態１に相当する。
【００２２】次にアンロック状態からロック状態に変化
する動作について説明する。ＦＲ＝ＦＶとなると、ＵＰ
Ｂは（Ｈ）レベル、ＤＯＷＮは（Ｌ）レベルとなる。よ
ってＡＮＤゲート７１の出力は（Ｈ）レベルとなり、分
周回路７０の立ち下がりのタイミングでシフトレジスタ
７２へ入力すると、シフトレジスタの各段の出力がすべ
て（Ｈ）レベルとなるタイミングをもってＬＯＣＫ’が
（Ｈ）レベルになる。するとＳカウンタ７５がＦＲの立
ち上がりエッジでカウントを開始するが、ロック初期に
おける不安定要素でＬＯＣＫ’が断続的に（Ｌ）レベル
となると、カウント中のＳカウンタ７５はリセットさ
れ、Ｒカウンタ７６が再びカウントを始める。これは、
状態２に相当する。再びＬＯＣＫ’が（Ｈ）レベルとな
ると、Ｓカウンタ７５がカウントを開始し、ＬＯＣＫ’
の（Ｈ）レベルの期間がＳカウンタの所定のカウント期
間より長いと、所定カウント後信号Ｓ（以下、Ｓと称
す）が（Ｈ）レベルのパルスを出力するのでＳＲラッチ
７８をセットしてロック出力を（Ｈ）レベルにする。こ
れは、状態３に相当する。
する動作について説明する。ＦＲ＝ＦＶとなると、ＵＰ
Ｂは（Ｈ）レベル、ＤＯＷＮは（Ｌ）レベルとなる。よ
ってＡＮＤゲート７１の出力は（Ｈ）レベルとなり、分
周回路７０の立ち下がりのタイミングでシフトレジスタ
７２へ入力すると、シフトレジスタの各段の出力がすべ
て（Ｈ）レベルとなるタイミングをもってＬＯＣＫ’が
（Ｈ）レベルになる。するとＳカウンタ７５がＦＲの立
ち上がりエッジでカウントを開始するが、ロック初期に
おける不安定要素でＬＯＣＫ’が断続的に（Ｌ）レベル
となると、カウント中のＳカウンタ７５はリセットさ
れ、Ｒカウンタ７６が再びカウントを始める。これは、
状態２に相当する。再びＬＯＣＫ’が（Ｈ）レベルとな
ると、Ｓカウンタ７５がカウントを開始し、ＬＯＣＫ’
の（Ｈ）レベルの期間がＳカウンタの所定のカウント期
間より長いと、所定カウント後信号Ｓ（以下、Ｓと称
す）が（Ｈ）レベルのパルスを出力するのでＳＲラッチ
７８をセットしてロック出力を（Ｈ）レベルにする。こ
れは、状態３に相当する。
【００２３】次にロック状態から擬似アンロック状態、
またはアンロック状態に変化する動作について説明す
る。ロック状態ではＦＲ＝ＦＶにおいてＵＰＢは（Ｈ）
レベル、ＤＯＷＮは（Ｌ）レベルであるが、外乱によっ
て一時的にＰＬＬがロック状態から外れ、例えばＦＲ＞
ＦＶとなるとＵＰＢが（Ｌ）レベル且つＤＯＷＮが
（Ｌ）レベルとなり、またＦＲ＜ＦＶとなるとＵＰＢが
（Ｈ）レベル且つＤＯＷＮが（Ｈ）レベルとなってＬＯ
ＣＫ’が（Ｌ）レベルになる。するとＳカウンタ７５が
リセットされ、Ｒカウンタ７６がカウントを開始するが
ＬＯＣＫ’の（Ｌ）レベルの期間が所定カウント期間よ
り短いと、Ｒカウンタ７６は所定のカウントを終了しな
いままリセットされるので信号Ｒは（Ｌ）レベルのまま
となりロック出力は（Ｈ）レベルを維持する。これは状
態４に相当する。そしてスリープ状態や電源立ち下げに
よってＬＯＣＫ’の（Ｌ）レベル期間がＲカウンタの所
定のカウント期間より長くなった場合、Ｒは（Ｈ）レベ
ルのパルスを出力するのでＳＲラッチ７８をリセットし
てロック出力を（Ｌ）レベルにする。これは状態５に相
当する。
またはアンロック状態に変化する動作について説明す
る。ロック状態ではＦＲ＝ＦＶにおいてＵＰＢは（Ｈ）
レベル、ＤＯＷＮは（Ｌ）レベルであるが、外乱によっ
て一時的にＰＬＬがロック状態から外れ、例えばＦＲ＞
ＦＶとなるとＵＰＢが（Ｌ）レベル且つＤＯＷＮが
（Ｌ）レベルとなり、またＦＲ＜ＦＶとなるとＵＰＢが
（Ｈ）レベル且つＤＯＷＮが（Ｈ）レベルとなってＬＯ
ＣＫ’が（Ｌ）レベルになる。するとＳカウンタ７５が
リセットされ、Ｒカウンタ７６がカウントを開始するが
ＬＯＣＫ’の（Ｌ）レベルの期間が所定カウント期間よ
り短いと、Ｒカウンタ７６は所定のカウントを終了しな
いままリセットされるので信号Ｒは（Ｌ）レベルのまま
となりロック出力は（Ｈ）レベルを維持する。これは状
態４に相当する。そしてスリープ状態や電源立ち下げに
よってＬＯＣＫ’の（Ｌ）レベル期間がＲカウンタの所
定のカウント期間より長くなった場合、Ｒは（Ｈ）レベ
ルのパルスを出力するのでＳＲラッチ７８をリセットし
てロック出力を（Ｌ）レベルにする。これは状態５に相
当する。
【００２４】シフトレジスタ７２が立ち下がりエッジ動
作なのは、上述と同じく、ＶＣＯ出力の立ち上がりエッ
ジとほぼ同期して動作するＵＰＢとＤＯＷＮの過渡的な
出力を、シフトレジスタに取り込まないためである。よ
って分周回路７０が立ち下がりエッジ動作かつシフトレ
ジスタ７２が立ち上がりエッジ動作でも同じ結果が得ら
れる。またカウンタ６が立ち下がりエッジ動作の場合に
は、分周回路７０とシフトレジスタ７２が共に立ち上が
りエッジ動作、または共に立ち下がりエッジ動作でも同
じ結果が得られる。
作なのは、上述と同じく、ＶＣＯ出力の立ち上がりエッ
ジとほぼ同期して動作するＵＰＢとＤＯＷＮの過渡的な
出力を、シフトレジスタに取り込まないためである。よ
って分周回路７０が立ち下がりエッジ動作かつシフトレ
ジスタ７２が立ち上がりエッジ動作でも同じ結果が得ら
れる。またカウンタ６が立ち下がりエッジ動作の場合に
は、分周回路７０とシフトレジスタ７２が共に立ち上が
りエッジ動作、または共に立ち下がりエッジ動作でも同
じ結果が得られる。
【００２５】さらにＳカウンタ７５、Ｒカウンタ７６の
動作極性について、上述では立ち上がりエッジ動作で説
明したが、エッジの極性にかかわらず、疑似ロック状
態、疑似アンロック状態の断続的な状態をＳカウンタ７
５、Ｒカウンタ７６でキャンセルできればよいので、同
じ結果が得られることは明らかである。またＳＲラッチ
７８についても、立ち上がりエッジ動作で説明したが、
Ｓカウンタ７５、Ｒカウンタ７６がカウント後（Ｌ）レ
ベルのパルスを出力するのであれば、立ち下がりエッジ
動作を用いても明らかに同じ結果が得られる。
動作極性について、上述では立ち上がりエッジ動作で説
明したが、エッジの極性にかかわらず、疑似ロック状
態、疑似アンロック状態の断続的な状態をＳカウンタ７
５、Ｒカウンタ７６でキャンセルできればよいので、同
じ結果が得られることは明らかである。またＳＲラッチ
７８についても、立ち上がりエッジ動作で説明したが、
Ｓカウンタ７５、Ｒカウンタ７６がカウント後（Ｌ）レ
ベルのパルスを出力するのであれば、立ち下がりエッジ
動作を用いても明らかに同じ結果が得られる。
【００２６】以上の本発明に係るＰＬＬ回路のロック過
程の動作波形を、図５のタイミングチャートに示す。
程の動作波形を、図５のタイミングチャートに示す。
【００２７】
【発明の効果】本発明によれば、半導体素子で構成する
論理ゲートで周波数精度の良好なロック検出回路を構成
できるので、外付け容量あるいは半導体チップ上での容
量を用いずにＰＬＬを内蔵したマイコンなど半導体回路
を低コストで実現することができる。また擬似的なロッ
ク、アンロック状態をキャンセルする回路を付加するこ
とにより、断続的な立ち上がりや立ち下がりがなくスリ
ープ後あるいは電源立ち上げからＰＬＬの出力を安定的
に供給する必要がある機器にも用いることができる。
論理ゲートで周波数精度の良好なロック検出回路を構成
できるので、外付け容量あるいは半導体チップ上での容
量を用いずにＰＬＬを内蔵したマイコンなど半導体回路
を低コストで実現することができる。また擬似的なロッ
ク、アンロック状態をキャンセルする回路を付加するこ
とにより、断続的な立ち上がりや立ち下がりがなくスリ
ープ後あるいは電源立ち上げからＰＬＬの出力を安定的
に供給する必要がある機器にも用いることができる。
【図１】本発明の実施例の構成図
【図２】同じく他の実施例の構成図
【図３】本発明のＰＬＬ回路のタイミングチャート
【図４】同じく他のタイミングチャート
【図５】本発明の動作波形のタイミングチャート
【図６】従来の発明の一例を示す構成図
【図７】同じく従来の発明の一例を示す構成図
１ 基準周波数回路 ２ 位相比較回路 ３ チャージポンプ回路 ４ 低域通過フィルタ回路 ５ 電圧制御発振回路 ６ カウンタ ７ ロック検出回路 ７０ 分周回路 ７１ ＡＮＤゲート ７２ シフトレジスタ ７３ ＡＮＤゲート ７５ Ｓカウンタ ７６ Ｒカウンタ ７７ インバータ ７８ ＳＲラッチ
Claims (1)
- 【請求項１】安定した所定の基準周波数を発生する基準
周波数回路と、 分周周波数と基準周波数を入力して位相誤差を出力する
位相比較回路と、 前記位相比較回路の出力に応じた誤差電圧を出力するチ
ャージポンプ回路と、 前記チャージポンプ回路の出力する誤差電圧の高周波成
分を濾波して制御電圧を出力する低域通過フィルタ回路
と、 前記低域通過フィルタ回路の出力する制御電圧に応じて
出力周波数を可変できる電圧制御発振回路と、 前記電圧制御発振回路の出力周波数を分周して分周周波
数を出力するカウンタと、 前記電圧制御発振回路の出力周波数を分周する分周回路
と、 前記分周回路の生成するタイミングと前記位相比較回路
の出力する位相誤差によりロック状態を検出するロック
検出回路と、 前記基準周波数回路のカウントタイミングと前記ロック
検出回路のリセットタイミングで動作するカウンタ回路
１と、 前記ロック検出回路の出力論理を反転させるインバータ
と、 前記基準周波数回路のカウントタイミングと前記インバ
ータのリセットタイミングで動作するカウンタ回路２
と、 前記カウンタ回路１の出力と、前記カウンタ回路２の出
力を入力とするＳＲラッチとを具備したＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07118186A JP3079943B2 (ja) | 1995-05-17 | 1995-05-17 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07118186A JP3079943B2 (ja) | 1995-05-17 | 1995-05-17 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316832A JPH08316832A (ja) | 1996-11-29 |
| JP3079943B2 true JP3079943B2 (ja) | 2000-08-21 |
Family
ID=14730285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07118186A Expired - Fee Related JP3079943B2 (ja) | 1995-05-17 | 1995-05-17 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3079943B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3171162B2 (ja) | 1998-04-02 | 2001-05-28 | 日本電気株式会社 | Ｐｌｌ回路 |
| JP3179429B2 (ja) | 1999-01-29 | 2001-06-25 | 日本電気アイシーマイコンシステム株式会社 | 周波数測定用テスト回路及びそれを備えた半導体集積回路 |
-
1995
- 1995-05-17 JP JP07118186A patent/JP3079943B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08316832A (ja) | 1996-11-29 |
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