JP2000349625A

JP2000349625A - 位相比較器及び位相同期回路

Info

Publication number: JP2000349625A
Application number: JP11153564A
Authority: JP
Inventors: Keisuke Kanayama; 啓介金山
Original assignee: Fujitsu Telecom Networks Ltd
Current assignee: Fujitsu Telecom Networks Ltd
Priority date: 1999-06-01
Filing date: 1999-06-01
Publication date: 2000-12-15

Abstract

(57)【要約】【課題】位相比較器とその位相比較器を用いた位相同
期回路（ＰＬＬ）とに関し、被比較入力信号の歯抜け時
にも安定な動作を可能とする。【解決手段】被比較入力信号Ｆｒと比較入力信号Ｆｖ
との立上りエッジ又は立下りエッジにより位相比較を行
い、進み位相比較出力信号Ｐｒ又は遅れ位相比較出力信
号Ｐｖを出力するナンド回路１〜９等により構成した位
相比較器に於いて、制御信号Ｃｒをナンド回路８，９に
入力して、位相比較出力信号Ｐｒ，Ｐｖを固定する。又
この位相比較器を用いた位相同期回路に於いて、被比較
入力信号Ｆｒの歯抜けを検出して、位相比較器の位相比
較出力信号Ｐｒ，Ｐｖを固定し、電圧制御発振器の出力
信号の位相ずれを抑制する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、位相比較を行う為
の何れか一方のパルスの歯抜け等によって正常な位相比
較出力が得られないような場合に、位相比較出力を固定
可能とした位相比較器及び該位相比較器を用いた位相同
期回路（ＰＬＬ；Ｐhase Ｌooked Ｌoop）に関する。

【０００２】

【従来の技術】クロック信号等の位相を比較する位相比
較器は、既に各種の構成が知られている。例えば、図１
３はナンド回路２０１〜２０９により構成された位相比
較器を示し、立下りのエッジの比較するもので、ナンド
回路２０２，２０３によるフリップフロップと、ナンド
回路２０４，２０５によりフリップフロップを構成し、
立下りのエッジを記憶する。又被比較入力信号Ｆｒをナ
ンド回路２０１に入力し、比較入力信号Ｆｖをナンド回
路２０６に入力し、ナンド回路２０８，２０９から位相
比較出力信号Ｐｒ，Ｐｖを出力する。ナンド回路２０１
〜２０９の出力信号をａ〜ｇ，Ｐｒ，Ｐｖとすると、各
部は、例えば、図１４に示す論理レベルで変化する。

【０００３】即ち、図１４に示す被比較入力信号Ｆｒに
対して比較入力信号Ｆｖの位相が遅れている場合、それ
ぞれタイミング１〜１５を状態１〜１５として、Ｆｒ，
Ｆｖ，ａ〜ｇ，Ｐｒ，Ｐｖ対応に、Ｈはハイレベル、Ｌ
はローレベルとなる場合を示す。例えば、被比較入力信
号Ｆｒと比較入力信号Ｆｖとが共にローレベルＬのタイ
ミング１に於いては、位相比較出力信号Ｐｒ，Ｐｖは、
共にハイレベルＨとなる。

【０００４】又タイミング２に於いて、被比較入力信号
Ｆｒが立上ると、ナンド回路２０１，２０２，２０３の
出力信号ａ，ｂ，ｃは、状態２に於けるように反転する
が、位相比較出力信号Ｐｒ，Ｐｖは変化しない。又タイ
ミング３に於いて、比較入力信号Ｆｖも立上ると、ナン
ド回路２０４，２０５，２０６の出力信号ｄ，ｅ，ｆ
は、状態３に於けるように反転するが、位相比較出力信
号Ｐｒ，Ｐｖは変化しない。次のタイミング４に於い
て、被比較入力信号Ｆｒが立下ると、ナンド回路２０１
の出力信号ａが状態４に於けるように反転し、位相比較
出力信号ＰｒはローレベルＬに反転する。又次のタイミ
ング５に於いて、比較入力信号Ｆｖも立下ると、状態５
に於けるように、ナンド回路２０２〜２０６の出力信号
ｂ〜ｆが反転し、位相比較出力信号Ｐｒは元のハイレベ
ルＨとなる。

【０００５】又タイミング１０以降のように、被比較入
力信号Ｆｒに対して比較入力信号Ｆｖの位相が進んでい
る場合、タイミング１２からタイミング１３の間、位相
比較出力信号ＰｖがローレベルＬとなる。即ち、ナンド
回路２０８からの位相比較出力信号Ｐｒは、被比較入力
信号Ｆｒが進み位相の場合に、被比較入力信号Ｆｒの立
下りから比較入力信号Ｆｖの立下りまで、即ち、進み位
相差に対応した時間幅のローレベルＬの信号となり、反
対に被比較入力信号Ｆｒが遅れ位相の場合、ナンド回路
２０９からの位相比較出力信号Ｐｖが、遅れ位相差に対
応した時間幅のローレベルＬの信号となる。

【０００６】図１５は位相同期回路の説明図であり、２
１１は図１３に示す構成の位相比較器、２１２はチャー
ジポンプ部、２１３はローパスフィルタ（ＬＰＦ）、２
１４は電圧制御発振器（ＶＣＯ）、２２１はｐチャネル
ＦＥＴ（電界効果トランジスタ）、２２２はｎチャネル
ＦＥＴ（電界効果トランジスタ）、２２３はインバータ
を示す。

【０００７】被比較入力信号Ｆｒの位相に、電圧制御発
振器２１４の出力信号ＰＬＬ−ＯＵＴ、即ち、比較入力
信号Ｆｖの位相を同期化させる場合を示し、被比較入力
信号Ｆｒが進み位相の場合、進み位相差に対応して位相
比較出力信号ＰｒがローレベルＬとなり、チャージポン
プ部２１２のＦＥＴ２２１がオンとなるから、電源電圧
ＶＣＣレベルの出力信号Ｐｏがローパスフィルタ２１３
に加えられる。反対に、被比較入力信号Ｆｒが遅れ位相
の場合、遅れ位相差に対応して位相比較出力信号Ｐｖが
ローレベルＬとなり、インバータ２２３の出力信号がハ
イレベルＨとなるから、チャージポンプ部２１２のＦＥ
Ｔ２２２がオンとなる。それにより、グランドＧＮＤレ
ベルの出力信号Ｐｏがローパスフィルタ２１３に加えら
れる。

【０００８】このローパスフィルタ２１３は、例えば、
コンデンサとインダクタンスとによるＣＲ時定数回路を
含み、チャージポンプ部２１２のＦＥＴ２２１がオンの
時に電源電圧ＶＣＣによって充電され、時定数に従って
電圧が上昇する。又チャージポンプ部２１２のＦＥＴ２
２２がオンの時に、グランドＧＮＤに接続されて、時定
数に従って電圧が低下する。又ＦＥＴ２２１，２２２が
共にオフの場合、出力インピーダンスはハイインピーダ
ンスとなる。従って、被比較入力信号Ｆｒと比較入力信
号Ｆｖとの位相差に対応した時間幅で、電源電圧ＶＣＣ
又はグランドＧＮＤのレベルがローパスフィルタ２１３
に入力されることにより、ローパスフィルタ２１３の時
定数に従って変化する制御電圧が電圧制御発振器２１４
に加えられ、出力信号位相が制御される。

【０００９】図１６は位相比較器の状態遷移説明図であ
り、被比較入力信号Ｆｒと比較入力信号Ｆｖと状態番号
とを示し、被比較入力信号ＦｒがローレベルＬ
（“０”）、比較入力信号ＦｖがローレベルＬ
（“０”）の状態番号１に於いて、被比較入力信号Ｆｒ
がハイレベルＨ（“１”）となると、状態番号２に遷移
する。この状態で、比較入力信号ＦｖがハイレベルＨ
（“１”）となると、状態番号３に遷移する。次に、被
比較入力信号Ｆｒが“０”となると、状態番号４に遷移
し、次に、比較入力信号Ｆｖが“０”となると、状態番
号１に戻る。この場合、被比較入力信号Ｆｒが進み位相
であるから、その位相差に対応した時間幅で位相比較出
力信号Ｐｒが“０”となる。

【００１０】又状態番号２に於いて、被比較入力信号Ｆ
ｒが“０”となると、状態番号５に遷移する。そして、
比較入力信号Ｆｖが“１”となると、状態番号８に遷移
し、被比較入力信号Ｆｒが“１”の場合は、状態番号６
に遷移する。又状態番号６に於いて、被比較入力信号Ｆ
ｒが“０”となると、状態番号９に遷移する。同様に、
それぞれの状態番号１〜１２に於いて、被比較入力信号
Ｆｒと被入力信号Ｆｖとの変化に対応して次の状態番号
に遷移する。そして、状態番号９〜１２に於いては、被
比較入力信号Ｆｒが遅れ位相の場合で、位相比較出力信
号Ｐｖが、位相差に対応した時間幅で“０”となる。

【００１１】図１７はパルス波形の説明図であり、通常
の波形は、所定の周期で所定のデューティを有するもの
であり、何らかの原因により、歯抜け状態として示すよ
うに、ローレベルの状態が継続する期間、即ち、「山」
が抜けた状態、或いは、ハイレベルの状態が継続する期
間、即ち、「谷」が抜けた状態が生じる場合がある。こ
れらの何れもパルス信号の歯抜けと称するものであり、
この歯抜けの状態では、位相比較が正常に動作しないこ
とになる。

【００１２】図１８及び図１９は位相比較器の動作説明
図であり、被比較入力信号Ｆｒと比較入力信号Ｆｖと位
相比較出力信号Ｐｒ，Ｐｖとチャージポンプ部の出力信
号Ｐｏとを示す。図１８に於いては、被比較入力信号Ｆ
ｒが進み位相から位相同期状態となり、次に遅れ位相と
なるが、再び位相同期状態となる場合を示す。図１５に
於けるチャージポンプ部２１２の出力信号Ｐｏは、ＦＥ
Ｔ２２１，２２２が共にオフの場合、ハイインピーダン
スとなり、又位相比較出力信号Ｐｒが“０”となること
により、ＦＥＴ２２１がオンとなると、電源電圧ＶＣＣ
によりハイレベルとなる。又位相比較出力信号Ｐｖが
“０”となることにより、ＦＥＴ２２２がオンとなる
と、グランドＧＮＤのローレベルとなる。

【００１３】従って、被比較入力信号Ｆｒが進み位相の
場合、ＦＥＴ２２１オンの期間があるから、電圧制御発
振器２１４の制御電圧は高くなり、電圧制御発振器２１
４の発振周波数は高くなって、比較入力信号Ｆｖの位相
が進み、被比較入力信号Ｆｒの位相に近づくことにな
る。そして、位相同期状態となる。この位相同期状態か
ら被比較入力信号Ｆｒが遅れ位相となると、ＦＥＴ２２
２オンの期間があるから、電圧制御発振器２１４の制御
電圧は低くなり、それにより、発振周波数が低くなっ
て、被比較入力信号Ｆｒの位相に近づき、再び位相同期
状態となる。

【００１４】又図１９に示す場合は、被比較入力信号Ｆ
ｒに歯抜けが生じた場合を示し、位相同期状態に於い
て、１パルス分のローレベルによる歯抜け（１）によ
り、被比較入力信号Ｆｒと比較入力信号Ｆｖとの位相比
較は、点線で示す位相関係で行うことになる。従って、
被比較入力信号Ｆｒが遅れ位相であると判定されて、電
圧制御発振器２１４が制御される。又１パルス分のハイ
レベルによる歯抜け（２）により、前述の場合と同様
に、被比較入力信号Ｆｒと比較入力信号Ｆｖとの位相比
較は、点線で示す位相関係で行うことになり、従って、
被比較入力信号Ｆｒが遅れ位相であると判定されて、電
圧制御発振器２１４が制御される。

【００１５】

【発明が解決しようとする課題】前述の従来例の位相比
較器２１１は、被比較入力信号Ｆｒと比較入力信号Ｆｖ
とのそれぞれの立下りエッジの位相差に応じた位相比較
出力信号をチャージポンプ部２１２に出力するもので、
被比較入力信号Ｆｒの位相が進みの場合、位相比較出力
信号Ｐｒを出力し（ローレベル）、反対に、被比較入力
信号Ｆｒの位相が遅れの場合、位相比較出力信号Ｐｖを
出力し（ローレベル）、それぞれ位相差に応じたパルス
幅とする。従って、チャージポンプ部２１２からローパ
スフィルタ２１３を介して電圧制御発振器２１４に入力
される制御電圧は、位相差に対応したものとなり、電圧
制御発振器２１４の出力信号位相を、被比較入力信号Ｆ
ｒに同期化することができる。

【００１６】その場合に、図１９に示すような被比較入
力信号Ｆｒの歯抜けが生じた場合、次のパルスの位相は
同期しているにも拘らず、通常の比較エッジと異なるエ
ッジについての比較を行うことになり、従って、位相比
較器２１１は位相遅れの位相比較出力信号Ｐｖを出力す
ることになる。それにより、電圧制御発振器２１４の出
力信号位相を遅らせるように動作するから、被比較入力
信号Ｆｒと比較入力信号Ｆｖとの位相ずれか大きくなる
問題がある。本発明は、位相比較器の位相比較出力信号
を任意に固定可能とし、且つこの位相比較器を用いた位
相同期回路に於ける歯抜け等による位相ずれを防止する
ことを目的とする。

【００１７】

【課題を解決するための手段】本発明の位相比較器は、
（１）被比較入力信号Ｆｒと比較入力信号Ｆｖとの立上
りエッジ又は立下りエッジにより位相比較を行い、進み
位相比較出力信号Ｐｒと遅れ位相比較出力信号Ｐｖとの
何れかを出力する位相比較器であって、進み位相比較出
力信号Ｐｒと遅れ位相比較出力信号Ｐｖとの少なくとも
何れか一方を予め設定した出力信号に固定する回路を設
ける。

【００１８】又（２）被比較入力信号の歯抜け検出回路
と、この歯抜け検出回路により被比較入力信号Ｆｒの歯
抜けを検出して、進み位相比較出力信号Ｐｒと遅れ位相
比較出力信号Ｐｖとの少なくとも何れか一方を予め設定
した出力信号に固定する回路を設けることができる。

【００１９】又本発明の位相同期回路は、（３）被比較
入力信号Ｆｒと比較入力信号Ｆｖとの立上りエッジ又は
立下りエッジにより位相比較を行い、進み位相比較出力
信号Ｐｒと遅れ位相比較出力信号Ｐｖとの何れかを出力
する位相比較器と、この位相比較器の進み位相の比較出
力信号Ｐｒと遅れ位相の比較出力信号Ｐｖとを入力する
チャージポンプ部と、このチャージポンプ部の出力信号
を入力するローパスフィルタと、このローパスフィルタ
の出力信号を制御電圧として発振周波数を制御し、出力
信号を直接又は分周して前記比較入力信号Ｆｖとする電
圧制御発振器と、被比較入力信号Ｆｒの歯抜けを検出し
て、位相比較器の進み位相比較出力信号Ｐｒと遅れ位相
比較出力信号Ｐｖとの少なくとも何れか一方を予め設定
した出力信号に固定する回路とを備えている。

【００２０】又（４）被比較入力信号の歯抜けを検出す
る回路は、電圧制御発振器の出力信号をクロック信号と
して、被比較入力信号Ｆｒのハイレベル期間とローレベ
ル期間とをそれぞれカウントするカウンタと、このカウ
ンタのカウント内容により歯抜けか否かを判定するゲー
ト回路とを有するものである。

【００２１】

【発明の実施の形態】図１は本発明の第１の実施の形態
の位相比較器の説明図であり、１〜９はナンド回路であ
り、図１３のナンド回路２０１〜２０９にそれぞれ対応
し、ナンド回路１に入力する被比較入力信号Ｆｒとナン
ド回路６に入力する比較入力信号Ｆｖとの立下りエッジ
による位相差を検出し、その位相差に対応した時間幅の
進み位相比較出力信号Ｐｒ又は遅れ位相比較出力信号Ｐ
ｖが、ナンド回路８又は９から“０”（ローレベル）と
して出力される。

【００２２】又位相比較出力信号Ｐｒ，Ｐｖを出力する
ナンド回路８，９に、それぞれ制御信号Ｃｒを入力する
構成としている。この制御信号Ｃｒを“０”（ローレベ
ル）とすると、位相比較出力信号Ｐｒ，Ｐｖは強制的に
“１”（ハイレベル）に固定される。従って、制御信号
Ｃｒを常時“１”（ハイレベル）とし、被比較入力信号
Ｆｒの歯抜けを検出した時、この制御信号Ｃｒを“０”
（ローレベル）とすることにより、誤った位相比較出力
信号を出力することを防止できる。

【００２３】図２は本発明の第２の実施の形態の位相比
較器の説明図であり、図１と同一符号は同一部分を示
し、１０，１１はナンド回路、１２，１３はアンド回
路、Ｃｒ１〜Ｃｒ４は制御信号を示す。これらの制御信
号Ｃｒ１〜Ｃｒ４を“１”とすることにより、図１３に
示す位相比較器と同様に、被比較入力信号Ｆｒと比較入
力信号Ｆｖとの位相差に対応した位相比較出力信号Ｐ
ｒ，Ｐｖを出力することができる。

【００２４】例えば、制御信号Ｃｒ１のみを“０”とす
ると、ナンド回路１０の出力信号は“１”となり、制御
信号Ｃｒ３も“１”であるから、アンド回路１２の出力
の進み位相比較出力信号Ｐｒは“１”に固定される。又
制御信号Ｃｒ２のみを“０”とすると、ナンド回路１１
の出力信号は“１”となり、アンド回路１３の出力の遅
れ位相比較出力信号Ｒｖは“１”に固定される。又制御
信号Ｃｒ３のみを“０”とすると、アンド回路１２の出
力の進み位相比較出力信号Ｐｒは“０”に固定される。
又制御信号Ｃｒ４のみを“０”とすると、アンド回路１
３の出力の遅れ位相比較出力信号Ｐｖは“０”に固定さ
れる。即ち、制御信号Ｃｒ１〜Ｃｒ４を選択的に“０”
とすることにより、位相比較出力信号Ｐｒ，Ｐｖの何れ
か一つ或いは両方を“１”又は“０”に固定することが
できる。

【００２５】図３は本発明の第３の実施の形態の位相同
期回路の説明図であり、２１は位相比較器、２２はチャ
ージポンプ部、２３はローパスフィルタ（ＬＰＦ）、２
４は電圧制御発振器（ＶＣＯ）、２５は分周器、２６は
デコーダを示す。又位相比較器２１は、図２に示す構成
の位相比較器であり、デコーダ２６から制御信号Ｃｒ１
〜Ｃｒ４が位相比較器２１に入力される。

【００２６】又位相比較器２１には、被比較入力信号Ｆ
ｒと、電圧制御発振器２４の出力信号ＰＬＬ−ＯＵＴを
分周器２５により分周した信号を比較入力信号Ｆｖとし
て入力され、位相比較出力信号Ｐｒ，Ｐｖがチャージポ
ンプ部２２に入力される。このチャージポンプ部２２
は、図１５に示すチャージポンプ部２１２と同一の構成
を有するものである。又電圧制御発振器２４の発振出力
信号が、被比較入力信号Ｆｒの周波数より高い場合に於
いて、分周器２５により分周して、被比較入力信号Ｆｒ
の周波数と同一の比較入力信号Ｆｖとして位相比較器２
１に入力する場合を示す。

【００２７】そして、外部出力コントロール信号をデコ
ーダ２６によりデコードし、制御信号Ｃｒ１〜Ｃｒ４の
何れ又は全部を“０”として位相比較器２１に入力する
ことにより、進み位相比較出力信号Ｐｒと遅れ位相比較
出力信号Ｐｖとの何れか一つ又は両方を“１”に固定す
ることができる。

【００２８】図４は本発明の第４の実施の形態の位相同
期回路の説明図であり、図３と同一符号は同一部分を示
し、被比較入力信号Ｆｒの歯抜け検出信号を制御信号Ｃ
ｒとして位相比較器２１に入力する構成を示す。即ち、
位相比較器２１は、図１に示す構成を有し、制御信号Ｃ
ｒを“０”とすることにより、進み位相比較出力信号Ｐ
ｒと遅れ位相比較出力信号Ｐｖとを共に“１”に固定す
ることができる。従って、被比較入力信号Ｆｒに歯抜け
が生じても、次のパルスの立下りエッジについて正しく
位相比較を継続することが可能となる。

【００２９】図５は歯抜け検出による動作説明図であ
り、被比較入力信号Ｆｒと比較入力信号Ｆｖとが、図１
９に示す場合と同様に位相比較器に入力され、被比較入
力信号Ｆｒが歯抜け（１）として示すように、１パルス
分ローレベルを継続した場合、これを検出した信号Ｃ
ｒ’は“０”となり、被比較入力信号Ｆｒの次の立上り
で“１”となる。この信号Ｃｒ’の立上りの微分出力に
相当する制御信号Ｃｒを位相比較器２１に入力する。

【００３０】この制御信号Ｃｒの“０”の期間、位相比
較出力信号Ｐｒ，Ｐｖは“１”に固定される。従って、
チャージポンプ部２３の出力信号Ｐｏの変動は、図１９
に示す場合に比較して少なくなり、位相ずれが大きくな
ることを回避できる。

【００３１】同様に、被比較入力信号Ｆｒが、歯抜け
（２）として示すように、１パルス分ハイレベルを継続
した場合、これを検出した信号Ｃｒ’の立上り微分出力
に相当する制御信号Ｃｒを位相比較器２１に入力するこ
とにより、遅れ位相比較出力信号Ｐｖを“１”に固定す
ることができるから、チャージポンプブロック図２３の
出力信号Ｐｏの変動は、図１９に示す場合に比較して少
なくなる。従って、位相ずれが大きくなることを回避で
きる。

【００３２】図６は本発明の第５の実施の形態の位相同
期回路の説明図であり、図３及び図４と同一符号は同一
部分を示す。この実施の形態は、図３と図４とに示す実
施の形態を組合せた構成に相当する。従って、被比較入
力信号Ｆｒの歯抜け検出信号より、前述のように、電圧
制御発振器２４の出力信号位相のずれを少なくし、又外
部出力コントロール信号により、電圧制御発振器２４の
出力信号位相を固定或いは位相比較結果に対応して進み
位相となる場合のみ制御或いは遅れ位相となる場合のみ
制御する構成とすることができる。

【００３３】図７は本発明の第６の実施の形態の位相同
期回路の説明図であり、図４に示す構成の位相同期回路
に、リトリガ構成のモノマルチバイブレータ３１と微分
回路３２とからなる歯抜け検出回路を設けた構成を示
す。なお、Ｃ，Ｒはモノマルチバイブレータ３１の出力
時間を設定するコンデンサと抵抗を示し、通常はモノマ
ルチバイブレータ３１は集積回路化されて、コンデンサ
Ｃと抵抗Ｒとが外付けの構成のものである。又その時定
数は、例えば、被比較入力信号Ｆｒの１パルス分の１〜
１．５程度に設定される。

【００３４】モノマルチバイブレータ３１は、被比較入
力信号Ｆｒの立上りによりトリガされてＣＲ時定数に従
った時間、“１”の信号を出力し、リトリガ構成である
から、被比較入力信号Ｆｒの歯抜けがない場合、連続し
て“１”の信号を出力することになる。そして、図５の
歯抜け（１）として示すように、１パルス分ローレベル
を継続すると、モノマルチバイブレータ３１の出力信号
は“０”となり、次の被比較入力信号Ｆｒの立上りでト
リガされて、出力信号は“１”となる。即ち、Ｃｒ’で
示す信号となる。

【００３５】微分回路３２は、この信号Ｃｒ’の立上り
微分により、歯抜け検出信号Ｃｒを位相比較器２１に入
力し、位相比較出力信号Ｐｒ，Ｐｖを“１”に固定す
る。それにより、電圧制御発振器２４の出力信号位相の
ずれを回避することができる。又図５の歯抜け（２）と
して示すように、１パルス分ハイレベルを継続した場合
も同様に、モノマルチバイブレータ３１の出力信号が
“０”となり、次の被比較入力信号Ｆｒの立上りでトリ
ガされるから、出力信号は“１”となる。その立上り微
分出力信号を微分回路３２から歯抜け検出信号Ｃｒとし
て位相比較器２１に入力する。

【００３６】図８は本発明の第７の実施の形態の位相同
期回路の説明図であり、図６と図７とに示す実施の形態
を組合せた構成に相当し、同一の符号は同一の部分を示
す。この場合、デコーダ２６から外部出力コントロール
信号に従って制御信号Ｃｒ１〜Ｃｒ４の何れか又は全部
が“０”に制御されるものであり、又微分回路３２から
の歯抜け検出信号Ｃｒは、制御信号Ｃｒ１，Ｃｒ２とし
て位相比較器２１に入力され、制御信号Ｃｒ３，Ｃｒ４
が“１”であることにより、位相比較出力信号Ｐｒ，Ｐ
ｖは“１”に固定される。

【００３７】従って、外部出力コントロール信号により
電圧制御発振器２４を所望の出力信号位相に固定した
り、又は被比較入力信号Ｆｒの歯抜け検出信号Ｃｒによ
って、電圧制御発振器２４の位相ずれを回避できるよう
に制御することができる。

【００３８】図９は本発明の第８の実施の形態の位相同
期回路の説明図であり、図４と同一符号は同一部分を示
し、４１はディジタル処理による歯抜け検出回路であ
る。即ち、被比較入力信号Ｆｒを入力し、電圧制御発振
器２４の出力信号をクロック信号として被比較入力信号
Ｆｒの歯抜けを検出し、その歯抜け検出信号Ｃｒを位相
比較器２１に入力し、位相比較出力信号Ｐｒ，Ｐｖを固
定して、電圧制御発振器２４の出力信号位相のずれを抑
制するものである。

【００３９】図１０は本発明の実施の形態の歯抜け検出
回路の説明図であり、ＦＦ１〜ＦＦ５はフリップフロッ
プ、５１はアンド回路（ＡＮＤ）、５２はオア回路（Ｏ
Ｒ）、５３〜５５はカウンタ、５６はデコーダを示す。
又フリップフロップＦＦ１〜ＦＦ４のＤはデータ端子、
ＣＫはクロック端子、Ｒはリセット端子、Ｑ，ＸＱは出
力端子を示す。

【００４０】又カウンタ５３〜５５のＥＮＬはローレベ
ル（“０”）でカウントイネーブルとするイネーブル端
子、ＥＮＨはハイレベル（“１”）でカウントイネーブ
ルとするイネーブル端子、ＬＤはデコーダ５６からのロ
ード値をロードするロード端子、Ｌはハイレベル
（“１”）でロード端子Ｌにロード値をロードさせるロ
ード制御端子、ＣＩはハイレベル（“１”）でカウント
アップするカウントアップ端子、ＣＯはキャリアウト端
子を示す。

【００４１】又フリップフロップＦＦ１のクロック端子
ＣＫに被比較入力信号Ｆｒを入力し、他のフリップフロ
ップＦＦ２〜ＦＦ５及びカウンタ５３〜５５のクロック
端子ＣＫには、電圧制御発振器２４（図９参照）の出力
信号をクロック信号として入力する。又オア回路５２か
ら歯抜け検出信号Ｃｒを出力する。

【００４２】被比較入力信号Ｆｒが正常の場合、一定の
周期でフリップフロップＦＦ１の出力端子Ｑが被比較入
力信号Ｆｒの立上りで“１”となり、次のクロック信号
によりフリップフロップＦＦ２の出力端子Ｑが“１”、
更に次のクロック信号よりフリップフロップＦＦ３の出
力端子Ｑが“１”となり、その時、フリップフロップＦ
Ｆ４の出力端子ＸＱは“１”であるから、アンド回路５
１の出力信号は“１”となる。従って、カウンタ５５は
リセットされ、オア回路５２の出力の歯抜け検出信号Ｃ
ｒは“１”を継続する。

【００４３】例えば、電圧制御発振器２４の出力信号周
波数を２５．９２ＭＨｚとし、位相比較周波数を８ｋＨ
ｚとすると、カウンタ５３を５１２進、カウンタ５４を
１６進、カウンタ５５を８進のカウンタ構成とする。そ
して、被比較入力信号Ｆｒの立上りによりフリップフロ
ップＦＦ１の出力端子Ｑが“１”となり、フリップフロ
ップＦＦ２〜ＦＦ５のクロック端子ＣＫには電圧制御発
振器２４の出力信号がクロック信号として入力され、フ
リップフロップＦＦ４の出力端子Ｑが“１”となること
により、フリップフロップＦＦ１をリセットする。

【００４４】又アンド回路５１は、前述のように、フリ
ップフロップＦＦ３の出力端子ＱとフリップフロップＦ
Ｆ４の出力端子ＸＱとの出力信号が入力され、このアン
ド回路５１の出力信号をカウンタ５３，５４のロード制
御端子Ｌと、カウンタ５４のリセット端子Ｒとに入力す
る。従って、アンド回路５１の出力信号が“１”となる
と、カウンタ５３，５４にデコーダ５６からのロード値
がロード端子ＬＤにロードされる。この場合、電圧制御
発振器２４の出力信号を分周する分周器２５の分周比に
対応して、例えば、デコーダ５６のデコード出力信号に
よって、カウンタ５３にロード値２４２をロードし、カ
ウンタ５４にロード値４をロードすることにより、２
５．９２ＭＨｚのクロック信号を３２４０カウントし
て、８ｋＨｚの被比較入力信号Ｆｒの１周期のキャリ信
号を出力することができる。

【００４５】即ち、カウンタ５３のキャリアウト端子Ｃ
Ｏが“０”の時に、カウンタ５４はクロック信号のカウ
ントを開始し、カウンタ５３はカウンタ５４のキャリア
ウト端子ＣＯの出力信号をクロック信号のタイミングで
カウントアップする。従って、カウンタ５３のキャリア
ウト端子ＣＯからは、クロック信号を３２４０カウント
した時に、キャリ信号が出力される。被比較入力信号Ｆ
ｒの歯抜けがない場合は、その前に、被比較入力信号Ｆ
ｒの立上りによりフリップフロップＦＦ１の出力端子Ｑ
が“１”となることにより、３クロック信号後にアンド
回路５１の出力信号が“１”となって、カウンタ５３，
５４にはロード値がロードされるので、キャリアウト端
子ＣＯは“０”を継続することになる。

【００４６】又被比較入力信号Ｆｒの歯抜けが生じる
と、カウンタ５３のキャリアウト端子ＣＯが“１”とな
り、カウンタ５５はクロック信号のカウントを開始し、
８カウントによりキャリアウト端子ＣＯが“１”とな
り、次のクロック信号によってキャリアウト端子ＣＯは
“０”となると共に、フリップフロップＦＦ５の出力端
子ＸＱは“０”となるから、オア回路５２の出力の歯抜
け検出信号Ｃｒは“０”となる。又次のクロック信号に
よって、フリップフロップＦＦ５の出力端子ＸＱは
“１”となり、オア回路５２の出力の歯抜け検出信号Ｃ
ｒは“１”となる。即ち、クロック信号の１周期の期
間、“０”の歯抜け検出信号Ｃｒが出力される。

【００４７】図１１は歯抜け検出回路のタイムチャート
を示し、図１０の各部の波形の一例を示すもので、ＣＬ
Ｋはクロック信号、Ｆｒは被比較入力信号、ＦＦ１Ｑ，
ＦＦ２Ｑ，ＦＦ３Ｑ，ＦＦ４ＱはフリップフロップＦＦ
１〜ＦＦ４の出力端子Ｑの出力信号、ＡＮＤはアンド回
路５１の出力信号、５３Ｃはカウンタ５３のカウント内
容、５４Ｃはカウンタ５４のカウント内容、５３ＣＯは
カウンタ５３のキャリアウト端子ＣＯの出力信号、５５
Ｃはカウンタ５５のカウント内容、５５ＣＯはカウンタ
５５のキャリアウト端子ＣＯの出力信号、Ｃｒはオア回
路５２の出力の歯抜け検出信号を示す。

【００４８】前述のように、クロック信号ＣＬＫを２
５．９２ＭＨｚ、被比較入力信号Ｆｒを８ｋＨｚとし、
５１２進のカウンタ５３と、１６進のカウンタ５４と、
８進のカウンタ５５とを有し、カウンタ５３のロード値
を２４２、カウンタ５４のロード値を４とすると、被比
較入力信号Ｆｒの立上りをクロック信号ＣＬＫの立上り
タイミングでフリップフロップＦＦ１にセットするか
ら、３クロック信号後にフリップフロップＦＦ３の出力
端子Ｑが“１”となる。それによって、アンド回路５１
の出力信号ＡＮＤが“１”となる。

【００４９】それにより、カウンタ５４は、ロード値４
からクロック信号ＣＬＫのカウントアップを開始し、カ
ウント内容が１５となると、次のクロック信号ＣＬＫの
タイミングのキャリ信号をカウンタ５３がカウントアッ
プする。この場合、ロード値２４２からカウントアップ
することになる。このカウンタ５３のカウント内容が５
１１となると、次のカウンタ５３のキャリ信号により、
カウンタ５３のキャリアウト端子ＣＯの出力信号５３Ｃ
Ｏが“１”となる。

【００５０】それにより、カウンタ５５がクロック信号
ＣＬＫのカウントアップを開始し、カウント内容が８の
時に、キャリアウト端子ＣＯの出力信号５５ＣＯが
“１”となり、次のクロック信号ＣＬＫによりフリップ
フロップＦＦ５の出力端子ＸＱが“０”となると共に、
カウンタ５５のキャリアウト端子ＣＯの出力信号５５Ｃ
Ｏも“０”となり、オア回路５２から“０”の歯抜け検
出信号Ｃｒが出力される。なお、カウンタ５５のキャリ
アウト端子ＣＯの出力信号５５ＣＯが“１”となった時
点で、被比較入力信号Ｆｒが立上った場合、既に歯抜け
が発生した場合であるから、歯抜け検出信号Ｃｒが出力
される。

【００５１】即ち、２５．９２ＭＨｚのクロック信号Ｃ
ＬＫの１周期をＴとすると、８ｋＨｚの被比較出力信号
Ｆｒの１周期は３２４０Ｔとなる。従って、カウンタ５
３，５４，５５によりクロック信号ＣＬＫを３２４０カ
ウントした時に、被比較出力信号Ｆｒの立上りがない場
合、歯抜け検出信号Ｃｒを出力しても良いが、３Ｔ＋８
Ｔの余裕期間を設けた場合を示す。従って、この余裕時
間は、システムに対応して任意に選定することができ
る。

【００５２】図１２は本発明の第９の実施の形態の位相
同期回路の説明図であり、図９と同一符号は同一部分を
示し、２６はデコーダである。即ち、歯抜け検出回路４
１は図１０に示す構成を有し、又デコーダ２６は、外部
出力コントロール信号より、位相比較器２１の位相比較
出力信号Ｐｒ，Ｐｖの固定を選択制御し、又歯抜け検出
回路４１による被比較入力信号Ｆｒの歯抜けを検出した
歯抜け検出信号Ｃｒにより、位相比較器２１の位相比較
出力信号Ｐｒ，Ｐｖを一時的に固定して、歯抜け前の位
相比較状態に遷移させて、電圧制御発振器２４の出力信
号の位相ずれを回避するものである。

【００５３】

【発明の効果】以上説明したように、本発明は、被比較
入力信号Ｆｒと比較入力信号Ｆｖとの立上りエッジ又は
立下りエッジによる位相比較を行う位相比較器の進み位
相比較出力信号Ｐｒ又は遅れ位相比較出力信号Ｐｖを、
制御信号Ｃｒ（Ｃｒ１〜Ｃｒ４）により選択して、ハイ
レベル又はローレベルに固定するナンド回路８，９やナ
ンド回路１０，１１とアンド回路１２，１３等の回路を
設けたものであり、各種の適用が可能となる利点があ
る。

【００５４】又前述の位相比較器２１とチャージポンプ
部２２とローパスフィルタ２３と電圧制御発振器２４と
を含む位相同期回路（ＰＬＬ）に於いて、位相比較器２
１の進み位相比較出力信号Ｐｒと遅れ位相比較出力信号
Ｐｖとの何れか一つ又は両方を固定することにより、電
圧制御発振器２４の出力信号位相の固定或いは進み側の
み又は遅れ位相側のみ制御が可能となる。

【００５５】又被比較入力信号Ｆｒの歯抜け検出回路
を、リトリガ型のモノマルチバイブレータ又はカウンタ
等によるディジタル回路により構成し、歯抜け検出によ
り、位相比較器２１の進み位相比較出力信号Ｐｒと遅れ
位相比較出力信号Ｐｖとを固定することにより、歯抜け
による電圧制御発振器２４の出力信号位相のずれを抑制
し、位相同期の動作の安定化を図ることができる利点が
ある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の位相比較器の説明
図である。

【図２】本発明の第２の実施の形態の位相比較器の説明
図である。

【図３】本発明の第３の実施の形態の位相同期回路の説
明図である。

【図４】本発明の第４の実施の形態の位相同期回路の説
明図である。

【図５】歯抜け検出による動作説明図である。

【図６】本発明の第５の実施の形態の位相同期回路の説
明図である。

【図７】本発明の第６の実施の形態の位相同期回路の説
明図である。

【図８】本発明の第７の実施の形態の位相同期回路の説
明図である。

【図９】本発明の第８の実施の形態の位相同期回路の説
明図である。

【図１０】本発明の実施の形態の歯抜け検出回路の説明
図である。

【図１１】歯抜け検出回路のタイムチャートである。

【図１２】本発明の第９の実施の形態の位相同期回路の
説明図である。

【図１３】位相比較器の説明図である。

【図１４】位相比較器の論理説明図である。

【図１５】位相同期回路の説明図である。

【図１６】位相比較器の状態遷移説明図である。

【図１７】パルス波形の説明図である。

【図１８】位相比較器の動作説明図である。

【図１９】位相比較器の動作説明図である。

【符号の説明】

１〜９ナンド回路Ｆｒ被比較入力信号Ｆｖ比較入力信号Ｃｒ制御信号Ｐｒ進み位相比較出力信号Ｐｖ遅れ位相比較出力信号

Claims

【特許請求の範囲】

【請求項１】被比較入力信号と比較入力信号との立上
りエッジ又は立下りエッジにより位相比較を行い、進み
位相比較出力信号と遅れ位相比較出力信号との何れかを
出力する位相比較器に於いて、前記進み位相比較出力信号と前記遅れ位相比較出力信号
との少なくとも何れか一方を予め設定した出力信号に固
定する回路を設けたことを特徴とする位相比較器。
【請求項２】前記被比較入力信号の歯抜け検出回路
と、該歯抜け検出回路により前記被比較入力信号の歯抜
けを検出して前記進み位相比較出力信号と前記遅れ位相
比較出力信号との少なくとも何れか一方を予め設定した
出力信号に固定する回路を設けたことを特徴とする請求
項１記載の位相比較器。
【請求項３】被比較入力信号と比較入力信号との立上
りエッジ又は立下りエッジにより位相比較を行い、進み
位相比較出力信号と遅れ位相比較出力信号との何れかを
出力する位相比較器と、該位相比較器の前記進み位相の比較出力信号と前記遅れ
位相の比較出力信号とを入力するチャージポンプ部と、該チャージポンプ部の出力信号を入力するローパスフィ
ルタと、該ローパスフィルタの出力信号を制御電圧として発振周
波数を制御し、出力信号を直接又は分周して前記比較入
力信号とする電圧制御発振器と、前記被比較入力信号の歯抜けを検出して前記位相比較器
の進み位相比較出力信号と前記遅れ位相比較出力信号と
の少なくとも何れか一方を予め設定した出力信号に固定
する回路とを備えたことを特徴とする位相同期回路。
【請求項４】前記被比較入力信号の歯抜けを検出する
回路は、前記電圧制御発振器の出力信号をクロック信号
として、前記被比較入力信号のハイレベル期間とローレ
ベル期間とをそれぞれカウントするカウンタと、該カウ
ンタのカウント内容により歯抜けか否かを判定するゲー
ト回路とを有することを特徴とする請求項３記載の位相
同期回路。