JP2001068997A

JP2001068997A - 位相同期回路

Info

Publication number: JP2001068997A
Application number: JP24085699A
Authority: JP
Inventors: Keisuke Kanayama; 啓介金山
Original assignee: Fujitsu Telecom Networks Ltd
Current assignee: Fujitsu Telecom Networks Ltd
Priority date: 1999-08-27
Filing date: 1999-08-27
Publication date: 2001-03-16

Abstract

(57)【要約】【課題】被比較入力信号に位相同期した信号を出力す
る位相同期回路に関し、雑音パルスをマスクして動作の
安定化を図る。【解決手段】立上りエッジ又は立下りエッジにより位
相比較を行う位相比較器１と、該位相比較器１からの進
み位相比較出力信号と遅れ位相比較出力信号とを入力す
るチャージポンプ部２と、該チャージポンプ部２の出力
信号を入力するローパスフィルタ３と、該ローパスフィ
ルタ３の出力信号を制御電圧として入力する電圧制御発
振器４とを含み、被比較入力信号Ｆｒに重畳される雑音
パルスをマスクして前記位相比較器１に入力するモノマ
ルチバイブレータやカウンタ等による雑音保護回路６と
を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、被比較入力信号に
位相同期した信号を出力する位相同期回路（ＰＬＬ；Ｐ
hase Ｌooked Ｌoop ）に関するもので、特に、被比較
入力信号に重畳される雑音パルスを除去した状態で位相
比較を行い、安定な動作を行う位相同期回路に関する。

【０００２】

【従来の技術】入力信号の位相に同期した信号を出力す
る位相同期回路は、既に各種の構成が知られている。例
えば、図５に示す位相同期回路は、位相比較器１１１
と、チャージポンプ部１１２と、ローパスフィルタ（Ｌ
ＰＦ）１１３と、電圧制御発振器（ＶＣＯ）１１４とに
より構成され、位相比較器１１１は、複数のナンド回路
から構成されている。又チャージポンプ部１１２は、ｐ
チャネルＦＥＴ（電界効果トランジスタ）１２１と、ｎ
チャネルＦＥＴ（電界効果トランジスタ）１２２と、イ
ンバータ１２３とから構成されている。

【０００３】被比較入力信号Ｆｒの位相に、電圧制御発
振器１１４の出力信号ＰＬＬ−ＯＵＴ、即ち、比較入力
信号Ｆｖの位相を同期化させるもので、被比較入力信号
Ｆｒが進み位相の場合、進み位相差に対応して位相比較
出力信号ＰｒがローレベルＬとなり、チャージポンプ部
１１２のＦＥＴ１２１がオンとなるから、電源電圧ＶＣ
Ｃレベルの出力信号Ｐｏがローパスフィルタ１１３に加
えられる。反対に、被比較入力信号Ｆｒが遅れ位相の場
合、遅れ位相差に対応して位相比較出力信号Ｐｖがロー
レベルＬとなり、インバータ１２３の出力信号がハイレ
ベルＨとなるから、チャージポンプ部１１２のＦＥＴ１
２２がオンとなる。それにより、グランドＧＮＤレベル
の出力信号Ｐｏがローパスフィルタ１１３に加えられ
る。

【０００４】このローパスフィルタ１１３は、例えば、
コンデンサとインダクタンスとによるＣＲ時定数回路を
含み、チャージポンプ部１１２のＦＥＴ１２１がオンの
時に電源電圧ＶＣＣによって充電され、時定数に従って
電圧が上昇する。又チャージポンプ部１１２のＦＥＴ１
２２がオンの時に、グランドＧＮＤに接続されて、時定
数に従って電圧が低下する。又ＦＥＴ１２１，１２２が
共にオフの場合、出力インピーダンスはハイインピーダ
ンスとなる。従って、被比較入力信号Ｆｒと比較入力信
号Ｆｖとの位相差に対応した時間幅で、電源電圧ＶＣＣ
又はグランドＧＮＤのレベルがローパスフィルタ１１３
に入力されることにより、ローパスフィルタ１１３の時
定数に従って変化する制御電圧が電圧制御発振器１１４
に加えられ、出力信号位相が制御される。

【０００５】図６は位相比較器の説明図であり、ナンド
回路１０１〜１０９により構成され、ナンド回路１０
２，１０３によるフリップフロップと、ナンド回路１０
４，１０５によるフリップフロップとによって、立下り
エッジを記憶する。又被比較入力信号Ｆｒをナンド回路
１０１に入力し、比較入力信号Ｆｖをナンド回路１０６
に入力し、ナンド回路１０８，１０９から位相比較出力
信号Ｐｒ，Ｐｖを出力する。ナンド回路１０１〜１０９
の出力信号をａ〜ｇ，Ｐｒ，Ｐｖとすると、各部の論理
レベルは、例えば、図７に示すものとなる。

【０００６】即ち、図７は被比較入力信号Ｆｒと比較入
力信号Ｆｖとの波形と、ナンド回路１０１〜１０９の論
理レベルとを対応させて示すもので、タイミング１〜１
５を状態１〜１５として、Ｆｒ，Ｆｖ，ａ〜ｇ，Ｐｒ，
Ｐｖ対応に、ハイレベルＨと、ローレベルＬとを示す。
例えば、被比較入力信号Ｆｒと比較入力信号Ｆｖとが共
にローレベルＬのタイミング１に於いては、位相比較出
力信号Ｐｒ，Ｐｖは、共にハイレベルＨとなる。

【０００７】又タイミング２に於いて、被比較入力信号
Ｆｒが立上ると、ナンド回路１０１，１０２，１０３の
出力信号ａ，ｂ，ｃは、状態２に於けるように反転する
が、位相比較出力信号Ｐｒ，Ｐｖは変化しない。又タイ
ミング３に於いて、比較入力信号Ｆｖも立上ると、ナン
ド回路１０４，１０５，１０６の出力信号ｄ，ｅ，ｆ
は、状態３に於けるように反転するが、位相比較出力信
号Ｐｒ，Ｐｖは変化しない。次のタイミング４に於い
て、被比較入力信号Ｆｒが立下ると、ナンド回路１０１
の出力信号ａが状態４に於けるように反転し、位相比較
出力信号ＰｒはローレベルＬに反転する。又次のタイミ
ング５に於いて、比較入力信号Ｆｖも立下ると、状態５
に於けるように、ナンド回路１０２〜１０６の出力信号
ｂ〜ｆが反転し、位相比較出力信号Ｐｒは元のハイレベ
ルＨとなる。

【０００８】又タイミング１０以降のように、被比較入
力信号Ｆｒに対して比較入力信号Ｆｖの位相が進んでい
る場合、タイミング１２からタイミング１３の間、位相
比較出力信号ＰｖがローレベルＬとなる。即ち、ナンド
回路１０８からの位相比較出力信号Ｐｒは、被比較入力
信号Ｆｒが進み位相の場合に、被比較入力信号Ｆｒの立
下りから比較入力信号Ｆｖの立下りまで、即ち、進み位
相差に対応した時間幅のローレベルＬの信号となり、反
対に被比較入力信号Ｆｒが遅れ位相の場合、ナンド回路
１０９からの位相比較出力信号Ｐｖが、遅れ位相差に対
応した時間幅のローレベルＬの信号となる。

【０００９】図８は位相比較器の状態遷移説明図であ
り、被比較入力信号Ｆｒと比較入力信号Ｆｖと状態番号
とを示し、被比較入力信号ＦｒがローレベルＬ
（“０”）、比較入力信号ＦｖがローレベルＬ
（“０”）の状態番号１に於いて、被比較入力信号Ｆｒ
がハイレベルＨ（“１”）となると、状態番号２に遷移
する。この状態で、比較入力信号ＦｖがハイレベルＨ
（“１”）となると、状態番号３に遷移する。次に、被
比較入力信号Ｆｒが“０”となると、状態番号４に遷移
し、次に、比較入力信号Ｆｖが“０”となると、状態番
号１に戻る。この場合、被比較入力信号Ｆｒが進み位相
であるから、その位相差に対応した時間幅で位相比較出
力信号Ｐｒが“０”となる。

【００１０】又状態番号２に於いて、被比較入力信号Ｆ
ｒが“０”となると、状態番号５に遷移する。そして、
比較入力信号Ｆｖが“１”となると、状態番号８に遷移
し、被比較入力信号Ｆｒが“１”の場合は、状態番号６
に遷移する。又状態番号６に於いて、被比較入力信号Ｆ
ｒが“０”となると、状態番号９に遷移する。同様に、
それぞれの状態番号１〜１２に於いて、被比較入力信号
Ｆｒと被入力信号Ｆｖとの変化に対応して次の状態番号
に遷移する。そして、状態番号９〜１２に於いては、被
比較入力信号Ｆｒが遅れ位相の場合で、位相比較出力信
号Ｐｖが、位相差に対応した時間幅で“０”となる。

【００１１】図９はパルス波形の説明図であり、通常の
波形は、所定の周期で所定のデューティを有するもので
ある。しかし、何らかの原因により、雑音印加状態の波
形として示すように、ハイレベルの期間に矢印ａのよう
に極短時間だけローレベルとなる雑音パルスが重畳され
た状態に於いては、立下りエッジで位相比較を行う場
合、ローレベルの雑音パルスによって立下りのタイミン
グが早くなった状態と等価となり、位相跳躍が生じた状
態となるから、位相比較が正常に行われなくなる。又ロ
ーレベルの期間に矢印ｂのように極短時間だけハイレベ
ルとなる雑音パルスが重畳された状態に於いても、この
雑音パルスの立下りが正規の立下りより位相が進んだ状
態となるから、位相比較が正常に行われなくなる。

【００１２】図１０及び図１１は位相比較器の動作説明
図であり、被比較入力信号Ｆｒと比較入力信号Ｆｖと位
相比較出力信号Ｐｒ，Ｐｖとチャージポンプ部の出力信
号Ｐｏとを示す。図１０に於いては、被比較入力信号Ｆ
ｒが進み位相から位相同期状態となり、次に遅れ位相と
なるが、再び位相同期状態となる場合を示す。図５に於
けるチャージポンプ部１１２の出力信号Ｐｏは、ＦＥＴ
１２１，１２２が共にオフの場合、ハイインピーダンス
となり、又位相比較出力信号Ｐｒが“０”となることに
より、ＦＥＴ１２１がオンとなると、電源電圧ＶＣＣに
よりハイレベルとなる。又位相比較出力信号Ｐｖが
“０”となることにより、ＦＥＴ１２２がオンとなる
と、グランドＧＮＤのローレベルとなる。

【００１３】従って、被比較入力信号Ｆｒが進み位相の
場合、ＦＥＴ１２１オンの期間があるから、電圧制御発
振器１１４の制御電圧は高くなり、電圧制御発振器１１
４の発振周波数は高くなって、比較入力信号Ｆｖの位相
が進み、被比較入力信号Ｆｒの位相に近づくことにな
る。そして、位相同期状態となる。この位相同期状態か
ら被比較入力信号Ｆｒが遅れ位相となると、ＦＥＴ１２
２オンの期間があるから、電圧制御発振器１１４の制御
電圧は低くなり、それにより、発振周波数が低くなっ
て、被比較入力信号Ｆｒの位相に近づき、再び位相同期
状態となる。

【００１４】又図１１は被比較入力信号Ｆｒに雑音パル
スが印加された場合を示す。位相同期状態に於いて、ハ
イレベルの期間に於ける極短時間だけローレベルとなる
雑音（１）により、被比較入力信号Ｆｒと比較入力信号
Ｆｖとの位相比較は、点線で示す位相関係で行われるか
ら、被比較入力信号Ｆｒは進み位相であると判定される
ことになる。それによって、大きな位相ずれ発生となっ
て電圧制御発振器１１４の出力の比較入力信号Ｆｖの位
相が進むように制御される。又被比較入力信号Ｆｒのロ
ーレベル期間に於ける極短時間だけハイレベルとなる雑
音（２）により、前述の場合と同様に、被比較入力信号
Ｆｒと比較入力信号Ｆｖとの位相比較は、点線で示す位
相関係で行われ、被比較入力信号Ｆｒが進み位相である
と判定され、この大きな位相ずれに対して、電圧制御発
振器１１４の出力の比較入力信号Ｆｖの位相が進むよう
に制御される。

【００１５】

【発明が解決しようとする課題】前述の位相同期回路に
於ける位相比較器１１１は、被比較入力信号Ｆｒと比較
入力信号Ｆｖとのそれぞれの立下りエッジの位相差に応
じた位相比較出力信号をチャージポンプ部１１２に出力
するもので、被比較入力信号Ｆｒの位相が進みの場合、
位相比較出力信号Ｐｒを出力し（ローレベル）、反対
に、被比較入力信号Ｆｒの位相が遅れの場合、位相比較
出力信号Ｐｖを出力し（ローレベル）、それぞれ位相差
に応じたパルス幅とする。従って、チャージポンプ部１
１２からローパスフィルタ１１３を介して電圧制御発振
器１１４に入力される制御電圧は、位相差に対応したも
のとなり、電圧制御発振器１１４の出力信号（比較入力
信号Ｆｖ）位相を、被比較入力信号Ｆｒに同期化するこ
とができる。

【００１６】その場合に、図１１に示すような被比較入
力信号Ｆｒに雑音パルスが重畳された場合、次のパルス
の位相は同期しているにも拘らず、正規の位相比較のエ
ッジと異なるエッジについて位相比較を行うから、位相
比較器１１１は、被比較入力信号Ｆｒの位相進みの位相
比較出力信号Ｐｒを出力することになる。この位相比較
出力信号Ｐｒにより電圧制御発振器１１４の出力信号位
相を進めるように動作するから、正規の被比較入力信号
Ｆｒと比較入力信号Ｆｖとの位相ずれが更に大きくなる
問題がある。本発明は、エッジ比較による位相比較器を
用いた位相同期回路に於いて、雑音パルスによる大きな
位相ずれを防止することを目的とする。

【００１７】

【課題を解決するための手段】本発明の位相同期回路
は、（１）被比較入力信号と比較入力信号との立上りエ
ッジ又は立下りエッジにより位相比較を行い、進み位相
比較出力信号と遅れ位相比較出力信号との何れかを出力
する位相比較器１と、この位相比較器１の前記進み位相
比較出力信号と前記遅れ位相比較出力信号とを入力する
チャージポンプ部２と、このチャージポンプ部２の出力
信号を入力するローパスフィルタ３と、このローパスフ
ィルタ３の出力信号を制御電圧として発振周波数を制御
し、出力信号を直接又は分周して前記比較入力信号とす
る電圧制御発振器４と、被比較入力信号に重畳された雑
音パルスを除去して位相比較器に入力する雑音保護回路
６とを備えている。

【００１８】又（２）位相同期回路の雑音保護回路６
は、被比較入力信号の立上りエッジ又は立下りエッジで
トリガされて、次の位相比較を行う被比較入力信号の立
上りエッジ又は立上りエッジより所定の期間前まで、ハ
イレベル又はローレベルの信号を出力するモノマルチバ
イブレータにより構成することができる。

【００１９】又（３）位相同期回路の雑音保護回路６
は、電圧制御発振器の出力信号をクロック信号として、
被比較入力信号の立上りエッジ又は立下りエッジにより
カウントを開始するカウンタと、このカウンタのカウン
ト開始から次の位相比較を行う被比較入力信号の立上り
エッジ又は立下りエッジより所定の期間前までの間のカ
ウント内容によって、被比較入力信号をハイレベル又は
ローレベルに固定するゲート回路とにより構成すること
ができる。

【００２０】

【発明の実施の形態】図１は本発明の原理説明図であ
り、１は位相比較器、２はチャージポンプ部、３はロー
パスフィルタ（ＬＰＦ）、４は電圧制御発振器（ＶＣ
Ｏ）、５は分周器、６は雑音保護回路を示す。又Ｆｒは
被比較入力信号、Ｆｒ’は雑音パルスをマスクした被比
較入力信号、Ｆｖは比較入力信号、Ｐｒは進み位相比較
出力信号、Ｒｖは遅れ位相比較出力信号、ＰＬＬ−ＯＵ
Ｔは電圧制御発振器４の出力信号を示す。

【００２１】位相比較器１とチャージポンプ部２とロー
パスフィルタ３と電圧制御発振器４とにより、或いは分
周器５を含めた構成が従来例の位相同期回路であり、分
周器５は、被比較入力信号Ｆｒの周波数と、電圧制御発
振器４の出力信号ＰＬＬ−ＯＵＴの周波数と異なる場合
に、被比較入力信号Ｆｒと同一の周波数の比較入力信号
Ｆｖを得る為のものである。そして、被比較入力信号Ｆ
ｒを雑音保護回路６を介して位相比較器１に入力する構
成とする。この雑音保護回路６は、被比較入力信号Ｆｒ
に重畳された雑音パルスをマスクした被比較入力信号Ｆ
ｒ’を位相比較器１に入力する為のものである。

【００２２】従って、位相比較器１に於いては、被比較
入力信号Ｆｒに重畳された雑音パルスに影響されずに、
立上り又は立下りのエッジで、比較入力信号Ｆｖとの位
相比較を行うことができるから、雑音パルスによる大き
な位相ずれが生じることがなくなり、被比較入力信号Ｆ
ｒの位相に同期した出力信号ＰＬＬ−ＯＵＴの安定化を
図ることができる。

【００２３】図２は本発明の第１の実施の形態の説明図
であり、１１は位相比較器、１２はチャージポンプ部、
１３はローパスフィルタ（ＬＰＦ）、１４は電圧制御発
振器（ＶＣＯ）、１５は分周器、１６はワンショットモ
ノマルチバイブレータ、Ｃはコンデンサ、Ｒは抵抗、Ｖ
ＣＣは電源電圧、ＧＮＤはアース、Ｆｒは被比較入力信
号、Ｆｒ’は雑音パルスをマスクした被比較入力信号、
Ｆｖは比較入力信号、Ｐｒは進み位相比較出力信号、Ｒ
ｖは遅れ位相比較出力信号、ＰＬＬ−ＯＵＴは電圧制御
発振器４の出力信号を示す。

【００２４】モノマルチバイブレータ１６により図１の
雑音保護回路６を構成し、位相比較を立下りエッジで行
う場合、その立下りエッジで、又位相比較を立上りエッ
ジで行う場合、その立上りエッジでトリガされて、コン
デンサＣと抵抗Ｒとによる時定数に従った期間、ローレ
ベル又はハイレベルの信号を、位相比較器１１に被比較
入力信号Ｆｒ’として入力する。この場合のモノマルチ
バイブレータ１６のローレベル又はハイレベルの信号の
出力期間は、被比較入力信号Ｆｒの１周期の例えば７５
％程度とすることができる。従って、立下りエッジ位相
比較を行う場合、その立下りタイミングでモノマルチバ
イブレータ１６の出力信号はローレベルに立下り、その
立下りエッジで位相比較が行われる。又立上りエッジで
位相比較を行う場合、その立上りタイミングでモノマル
チバイブレータ１６の出力信号はハイレベルに立上り、
その立上りエッジで位相比較が行われる。

【００２５】従って、被比較入力信号Ｆｒの１周期の７
５％の期間に、ハイレベル又はローレベルの雑音パルス
が重畳されても、位相比較器１１に対してはマスクされ
ることになる。なお、１周期の残りの２５％の期間は、
被比較入力信号Ｆｒはハイレベルとなり、この期間にロ
ーレベルの雑音パルスが重畳された時は、その雑音パル
スの立下りエッジによりモノマルチバイブレータ１６が
トリガされる。この場合、位相比較器１１に入力される
被比較入力信号Ｆｒ’の立下りエッジの位相が正規の立
下りエッジより進むことになるが、その位相差は僅かで
あり、次の正規の立下りエッジにより位相比較を行うこ
とになるから、この場合の変動はローパスフィルタ１３
によって抑圧され、出力信号ＰＬＬ−ＯＵＴは、被比較
入力信号Ｆｒの位相に同期した状態を維持することがで
きる。

【００２６】又位相比較を立上りエッジで行う場合、モ
ノマルチバイブレータ１６を立上りエッジでトリガする
構成とし、被比較入力信号Ｆｒの１周期の例えば７５％
の期間、ハイレベルの信号を出力する構成とする。それ
により、ローレベル又はハイレベルの雑音パルスが重畳
されても、モノマルチバイブレータ１６の出力信号によ
ってマスクされることになる。又この場合、１周期の残
りの２５％の期間はローレベルとなり、この期間内にハ
イレベルの雑音パルスが重畳されると、立上りエッジが
正規の立上りエッジの位相より進むことになるが、その
立上りエッジでモノマルチバイブレータ１６がトリガさ
れてハイレベルの信号を出力し、この場合も正規の立上
りエッジでトリガされる場合に比較して位相差は僅かで
あり、前述のように、ローパスフィルタ１３によって位
相差の変動分が抑圧され、出力信号ＰＬＬ−ＯＵＴは、
被比較入力信号Ｆｒの位相に同期した状態を維持するこ
とができる。

【００２７】即ち、モノマルチバイブレータ１６は、被
比較入力信号Ｆｒの立上りエッジ（立上りエッジで位相
比較を行う場合）、又は立下りエッジ（立下りエッジ位
相比較を行う場合）でトリガされて、次の位相比較を行
う被比較入力信号Ｆｒの立上りエッジ又は立上りエッジ
より所定の期間前まで、例えば、次の立上りエッジ又は
立下りエッジより１周期の２５％の期間前まで、即ち、
１周期の７５％の期間中、ハイレベル又はローレベルの
信号を出力して、雑音パルスをマスクするものである。

【００２８】図３は本発明の第２の実施の形態の雑音保
護回路の説明図であり、ＦＦ１〜ＦＦ５はフリップフロ
ップ、２１，２３はアンド回路（ＡＮＤ）、２２はイン
バータ（ＩＮＶ）、２４はオア回路（ＯＲ）、２５，２
６はカウンタ、２７はデコーダを示す。又フリップフロ
ップＦＦ１〜ＦＦ５のＤはデータ端子、ＣＫはクロック
端子、Ｒはリセット端子、Ｑ，ＸＱは出力端子を示し、
カウンタ２５，２６のＣＫはクロック端子、ＣＯはキャ
リアウト端子、ＣＩはハイレベルでカウントアップする
カウントアップ端子、ＬＤはロード値をロードするロー
ド端子、ＬＣはハイレベルでロード値をロードさせるロ
ード制御端子を示す。

【００２９】アンド回路２１に、被比較入力信号Ｆｒ
と、フリップフロップＦＦ１の出力端子ＸＱからの出力
信号と、フリップフロップＦＦ５の出力端子Ｑからの出
力信号とを入力し、雑音パルスをマスクした被比較入力
信号Ｆｒ’を出力して、位相比較器（図１参照）に入力
する。

【００３０】又アンド回路２１の出力信号をインバータ
２２により反転してフリップフロップＦＦ１のクロック
端子ＣＫに入力する。このフリップフロップＦＦ１のデ
ータ端子Ｄには“１”が入力されている。又フリップフ
ロップＦＦ１〜ＦＦ４は、前段の出力端子Ｑが後段のデ
ータ端子Ｄに接続された構成で、クロック端子ＣＫに入
力されるクロック信号に従って、フリップフロップＦＦ
１の出力端子Ｑの出力信号がシフトされ、フリップフロ
ップＦＦ４の出力端子Ｑの“１”が、フリップフロップ
ＦＦ１のリセット端子Ｒに入力されると、フリップフロ
ップＦＦ１はリセットされる。

【００３１】又フリップフロップＦＦ３の出力端子Ｑと
フリップフロップＦＦ４の出力端子ＸＱとがアンド回路
２３に接続され、このアンド回路２３の出力信号は、カ
ウンタ２５，２６のロード制御端子ＬＣと、フリップフ
ロップＦＦ５のリセット端子Ｒとに入力される。このフ
リップフロップＦＦ５は、Ｒ−Ｓフリップフロップに相
当し、データ端子Ｄに“１”が入力されると、出力端子
Ｑは“１”となり、リセット端子Ｒに“１”が入力され
ると、出力端子Ｑは“０”となる。

【００３２】又外部制御信号をデコーダ２７によりデコ
ードとして、カウンタ２５，２６のロード端子ＬＤに入
力し、アンド回路２３の出力信号の“１”がロード制御
端子ＬＣに入力されると、デコード出力がロード値とし
てカウンタ２５，２６にロードされる。又カウンタ２６
のキャリアウト端子ＣＯからのキャリアウト信号を、カ
ウンタ２５のカウントアップ端子ＣＩに入力し、クロッ
ク信号の立上りタイミングでカウントアップを行う。こ
のカウンタ２５のキャリアウト端子ＣＯからのキャリア
ウト信号をオア回路２４を介してフリップフロップＦＦ
５のデータ端子Ｄに入力する。

【００３３】又電圧制御発振器４（図１参照）の出力信
号周波数を、例えば、２５．９２ＭＨｚとし、被比較入
力信号Ｆｒ及び比較入力信号Ｆｖを８ｋＨｚとして、カ
ウンタ２５を５１２進、カウンタ２６を１６進の構成と
すると、デコーダ２７からカウンタ２５のロード端子Ｌ
Ｄに入力するロード値を２４２、カウンタ２６のロード
端子ＬＤに入力するロード値を７とする。カウンタ２６
は、クロック端子ＣＫに入力されるクロック信号を８カ
ウントすると、キャリアウト端子ＣＯからカウンタ２５
のカウントアップ制御端子ＣＩに“１”が入力され、カ
ウンタ２５はカウントアップを行う。

【００３４】フリップフロップＦＦ１の出力端子ＸＱが
“１”、フリップフロップＦＦ５の出力端子Ｑが“１”
で、被比較入力信号Ｆｒが“１”に立上ると、位相比較
器１に入力される被比較入力信号Ｆｒ’は“１”に立上
る。この状態で被比較入力信号Ｆｒが“０”に立下る
と、被比較入力信号Ｆｒ’も“０”に立下り、インバー
タ２２の出力信号は“１”に立上る。この立上りにより
フリップフロップＦＦ１の出力端子Ｑは“１”、ＸＱは
“０”となる。

【００３５】次のクロック信号の立上りで、フリップフ
ロップＦＦ２の出力端子Ｑは“１”となり、更に次のク
ロック信号の立上りで、フリップフロップＦＦ３の出力
端子Ｑは“１”となる。その時フリップフロップＦＦ４
の出力端子ＸＱは“１”であるから、アンド回路２３の
出力信号は“１”となる。それにより、フリップフロッ
プＦＦ５はリセットされ、カウンタ２５にデコーダ２７
からのロード値がロードされ、カウンタ２６にデコーダ
２７からのロード値がロードされる。更に次のクロック
信号の立上りでフリップフロップＦＦ４の出力端子Ｑが
“１”となって、フリップフロップＦＦ１はリセットさ
れる。

【００３６】カウンタ２６はロード値をベースとしてク
ロック信号をカウントアップし、キャリアウト信号をカ
ウンタ２５のカウントアップ端子ＣＩに入力する。カウ
ンタ２５はロード値をベースとしてカウントアップを行
う。そして、カウンタ２５のキャリアウト端子ＣＯから
キャリアウト信号が出力されると、フリップフロップＦ
Ｆ５の出力端子Ｑが“１”となる。この場合、フリップ
フロップＦＦ５がリセットされてから、セットされるま
での期間を、被比較入力信号Ｆｒの１周期の例えば７５
％とすることができる。即ち、被比較入力信号Ｆｒの立
下りエッジから、次の位相比較を行う立下りエッジより
１周期の２５％の期間前まで、アンド回路２１を閉じ
て、雑音パルスをマスクすることができる。

【００３７】図４は本発明の第２の実施の形態の雑音保
護回路の動作説明図であり、ＣＬＫはクロック信号、Ｆ
ｒは被比較入力信号、Ｆｒ’は雑音パルスをマスクした
被比較入力信号、ＦＦ１Ｑ〜ＦＦ４Ｑはフリップフロッ
プＦＦ１〜ＦＦ４の出力端子Ｑからの出力信号、ＡＮＤ
はアンド回路２３の出力信号、２５Ｃはカウンタ２５の
カウント内容、２６Ｃはカウンタ２６のカウント内容、
ＦＦ５ＱはフリップフロップＦＦ５の出力端子Ｑからの
出力信号のそれぞれ波形の一例を示す。

【００３８】フリップフロップＦＦ５の出力端子Ｑが
“１”、フリップフロップＦＦ１の出力端子Ｑが“０”
の時刻ｔ１に、被比較入力信号Ｆｒが“０”に立下る
と、アンド回路２１の出力の被比較入力信号Ｆｒ’は立
下り、又フリップフロップＦＦ１はセットされて、その
出力端子ＱはＦＦ１Ｑで示すように“１”となる。次の
クロック信号ＣＬＫの立上りによりフリップフロップＦ
Ｆ２の出力端子ＱはＦＦ２Ｑで示すように“１”、更に
次のクロック信号ＣＬＫの立上りによりフリップフロッ
プＦＦ３の出力端子ＱはＦＦ３Ｑで示すように“１”と
なる。この時、フリップフロップＦＦ４の出力端子ＸＱ
は“１”であるから、アンド回路２３の出力信号はＡＮ
Ｄで示すように“１”となる。

【００３９】それによって、カウンタ２５にはデコーダ
２７からのロード値２４２がロード端子ＬＤに加えられ
てロードされ、又カウンタ２６にはデコーダ２７からロ
ード値７がロード端子ＬＤに加えられてロードされる。
又フリップフロップＦＦ５の出力端子ＱはＦＦ５Ｑで示
すように“０”となる。従って、例えば、時刻ｔ２，ｔ
３に於いて被比較入力信号Ｆｒに雑音パルスによる立下
りエッジが発生しても、アンド回路２１によってマスク
される。

【００４０】そして、前述のように、電圧制御発振器４
の出力信号、即ち、クロック信号ＣＬＫの周波数を２
５．９２ＭＨｚ、被比較入力信号Ｆｒの周波数を８ｋＨ
ｚ、カウンタ２５を５１２進カウンタ、カウンタ２６を
１６進カウンタとし、カウンタ２５のロード値を２４
２、カウンタ２６のロード値を７とすると、被比較入力
信号Ｆｒの立下りから３クロック信号ＣＬＫ後に、カウ
ンタ２５，２６のカウントが開始され、カウンタ２６は
９クロック信号のカウントによりキャリアウト信号をカ
ウンタ２５のカウントアップし、カウンタ２５は、この
キャリアウト信号を２７０カウントアップすることによ
り、キャリアウト信号をオア回路２４を介してフリップ
フロップＦＦ５のデータ端子Ｄに加えるから、時刻ｔ４
に、フリップフロップＦＦ５はセットされ、ＦＦ５Ｑで
示すように、その出力端子Ｑは“１”となる。その時点
で被比較入力信号Ｆｒが“１”であると、位相比較器１
に入力する被比較入力信号Ｆｒ’も“１”となる。

【００４１】従って、カウンタ２５，２６がカウント開
始から２４３０クロック信号をカウントすることによ
り、キャリアウト信号を出力することになり、フリップ
フロップＦＦ１〜ＦＦ３による３クロック信号分と合わ
せて２４３３クロック信号分となる。２５．９２ＭＨｚ
のクロック信号の１周期をＴとすると、８ｋＨｚの被比
較入力信号Ｆｒの１周期は３２４０Ｔとなる。従って、
雑音パルスをマスクする期間は、２４３３Ｔ／３２４０
Ｔ≒０．７５となる。即ち、被比較入力信号Ｆｒの立下
りエッジから、その１周期の７５％の期間をマスクする
ことになる。

【００４２】そして、次の時刻ｔ５に於いて被比較入力
信号Ｆｒの立下りがあると、位相比較器１に入力する被
比較入力信号Ｆｒ’も立下ることになり、位相比較器１
に於ける立下りエッジによる位相比較が行われ、又カウ
ンタ２５，２６等についても前述の動作を繰り返すこと
になる。

【００４３】前述の被比較入力信号Ｆｒの立下りから１
周期の７５％の期間の雑音パルスをマスクする場合につ
いて説明しているが、このマスク期間を更に延長するよ
うに、カウンタ２５，２６のロード値の選定を行うこと
も可能である。例えば、被比較入力信号Ｆｒの立下りタ
イミングの揺らぎが殆どない場合、９０％程度のマスク
期間とすることも可能である。

【００４４】又時刻ｔ４が被比較入力信号Ｆｒの正規の
立下りより前の場合、この時刻ｔ４に於ける立下りエッ
ジをスタート点として、前述の雑音パルスのマスク作用
が開始されるから、その後の正規の立下りもマスクされ
る。しかし、この正規の立下りエッジとの位相差は、１
周期の２５％以下の範囲内であり、次の正規の立下りエ
ッジによる位相比較が行われることになるから、この場
合の位相変動による位相比較出力信号の変化は僅かであ
り、ローパスフィルタ３によって抑圧される。従って、
出力信号ＰＬＬ−ＯＵＴは、被比較入力信号Ｆｒの位相
に同期した状態を維持することができる。

【００４５】前述の実施の形態は、立下りエッジで位相
比較を行う場合について示すが、立上りエッジで位相比
較を行う場合は、被比較入力信号Ｆｒの立上りエッジを
基にカウンタ２５，２６のカウントを開始し、次の立上
りの所定期間前まで、雑音パルスをマスクするように、
位相比較器１に入力する被比較入力信号Ｆｒ’を、その
１周期の例えば７５％の期間、ハイレベルを維持させる
ように構成することにより、雑音パルスによる不安定動
作を回避することができる。又カウンタ２５，２６を１
個のカウンタにより構成することも可能であり、又アン
ド回路２１，２３等は、論理レベルに対応して他のゲー
ト回路とすることも可能である。又フリップフロップＦ
Ｆ１〜ＦＦ４は、雑音パルスによりカウンタ２５，２６
がカウントを開始しないように３クロック信号分の期
間、保護しているものであり、この保護期間を更に短
く、或いは反対に長くするようにフリップフロップの接
続個数を選定することもできる。

【００４６】

【発明の効果】以上説明したように、本発明は、被比較
入力信号Ｆｒと比較入力信号Ｆｖとの立上りエッジ又は
立下りエッジによる位相比較を行う位相比較器１と、チ
ャージポンプ部２と、ローパスフィルタ３と、電圧制御
発振器４とを含み、被比較入力信号Ｆｒに重畳される雑
音パルスをマスクする雑音保護回路６を設けたもので、
雑音パルスをマスクすることにより、電圧制御発振器４
の出力信号ＰＬＬ−ＯＵＴの位相ずれを抑制することが
できるから、位相同期動作の安定化を図ることができる
利点がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１の実施の形態の説明図である。

【図３】本発明の第２の実施の形態の雑音保護回路の説
明図である。

【図４】本発明の第２の実施の形態の雑音保護回路の動
作説明図である。

【図５】位相同期回路の説明図である。

【図６】位相比較器の説明図である。

【図７】位相比較時の論理説明図である。

【図８】位相比較器の状態遷移説明図である。

【図９】パルス波形の説明図である。

【図１０】位相比較器の動作説明図である。

【図１１】位相比較器の動作説明図である。

【符号の説明】

１位相比較器２チャージポンプ部３ローパスフィルタ（ＬＰＦ）４電圧制御発振器（ＶＣＯ）５分周器６雑音保護回路Ｆｒ被比較入力信号Ｆｖ比較入力信号Ｐｒ進み位相比較出力信号Ｐｖ遅れ位相比較出力信号

Claims

【特許請求の範囲】

【請求項１】被比較入力信号と比較入力信号との立上
りエッジ又は立下りエッジにより位相比較を行い、進み
位相比較出力信号と遅れ位相比較出力信号との何れかを
出力する位相比較器と、該位相比較器の前記進み位相比較出力信号と前記遅れ位
相比較出力信号とを入力するチャージポンプ部と、該チャージポンプ部の出力信号を入力するローパスフィ
ルタと、該ローパスフィルタの出力信号を制御電圧として発振周
波数を制御し、出力信号を直接又は分周して前記比較入
力信号とする電圧制御発振器と、前記被比較入力信号に重畳された雑音パルスを除去して
前記位相比較器に入力する雑音保護回路とを備えたこと
を特徴とする位相同期回路。
【請求項２】前記雑音保護回路は、前記被比較入力信
号の立上りエッジ又は立下りエッジでトリガされて、次
の位相比較を行う前記被比較入力信号の立上りエッジ又
は立上りエッジより所定の期間前まで、ハイレベル又は
ローレベルの信号を出力するモノマルチバイブレータに
より構成したことを特徴とする請求項１記載の位相同期
回路。
【請求項３】前記雑音保護回路は、前記電圧制御発振
器の出力信号をクロック信号として、前記被比較入力信
号の立上りエッジ又は立下りエッジによりカウントを開
始するカウンタと、該カウンタのカウント開始から次の
位相比較を行う前記被比較入力信号の立上りエッジ又は
立下りエッジより所定の期間前までの間のカウント内容
によって、前記被比較入力信号をハイレベル又はローレ
ベルに固定するゲート回路とにより構成したことを特徴
とする請求項１記載の位相同期回路。