JPH1051306A - 分周器及びｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】プリスケーラへのモジュール制御信号の入力遅
延を解消し、 動作周波数の引き上げを可能としたＰＬＬ
回路を提供する。 【解決手段】プリスケーラ９は、モジュール制御信号Ｍ
Ｄに基づいて、入力信号ｆvco を異なる分周比で分周し
た出力信号Ｐout を出力する。メインカウンタ１０は、
プリスケーラ９の出力信号Ｐout を分周したカウント信
号ｆｐを出力する。スワローカウンタ１１は、プリスケ
ーラ９の出力信号Ｐout を分周したカウント信号ＳＷＯ
を出力する。制御回路２０は、メインカウンタ１０とス
ワローカウンタ１１のカウント信号ｆｐ，ＳＷＯをそれ
ぞれラッチするラッチ回路２１ａ，２１ｂと、ラッチ回
路２１ａ，２１ｂの出力信号に基づいて、プリスケーラ
９の出力信号Ｐout をトリガとしてモジュール制御信号
ＭＤを出力するトリガ回路２６とから構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、出力信号周波数
を設定された周波数に一致させるように動作するＰＬＬ
回路に使用する比較分周器に関するものである。

【０００２】近年、自動車電話や携帯電話等の移動体通
信機器にＰＬＬ回路が使用されている。このようなＰＬ
Ｌ回路では、移動体通信機器の利便性を向上させるため
に、出力信号周波数を所望の周波数に速やかに切り替え
る必要がある。そこで、ＰＬＬ回路のロックアップ速度
を高速化する必要がある。

【０００３】

【従来の技術】図４は、従来のＰＬＬ回路の一例を示
す。発振器１は水晶振動子の発振に基づく固有周波数の
基準クロック信号ＣＫを基準分周器２に出力する。基準
分周器２は、カウンタ回路で構成され、シフトレジスタ
３で設定される分周比に基づいて、前記基準クロック信
号ＣＫを分周して、基準信号ｆｒを位相比較器４に出力
する。

【０００４】前記位相比較器４には、比較分周器５から
比較信号ｆｐが出力される。そして、位相比較器４は前
記基準信号ｆｒと比較信号ｆｐとの周波数差及び位相差
に応じたパルス信号ΦＲ，ΦＰをチャージポンプ６に出
力する。

【０００５】前記チャージポンプ６は、位相比較器４か
ら出力されるパルス信号ΦＲ，ΦＰに基づいて、出力信
号ＳＣＰをローパスフィルタ（以下ＬＰＦとする）７に
出力する。

【０００６】この出力信号ＳＣＰは、直流成分にパルス
成分が含まれたものであり、その直流成分は前記パルス
信号ΦＲ，ΦＰの周波数変動にともなって昇降し、パル
ス成分はパルス信号ΦＲ，ΦＰの位相差に基づいて変化
する。

【０００７】前記ＬＰＦ７は、チャージポンプ６の出力
信号ＳＣＰを平滑して高周波成分を除去した出力信号Ｓ
ＬＰＦを電圧制御発振器（以下ＶＣＯとする）８に出力
する。

【０００８】前記ＶＣＯ８は、前記ＬＰＦ７の出力信号
ＳＬＰＦの電圧値に応じた周波数の出力信号ｆvco を外
部回路に出力するとともに、前記比較分周器５に出力す
る。前記比較分周器５は、パルススワロー方式であっ
て、プリスケーラ９と、メインカウンタ１０と、スワロ
ーカウンタ１１と、制御回路１２とから構成される。

【０００９】前記ＶＣＯ８の出力信号ｆvco は、前記プ
リスケーラ９に入力され、そのプリスケーラ９は入力信
号ｆvco の周波数をＭ分周若しくはＭ＋１分周して、メ
インカウンタ１０及びスワローカウンタ１１に出力信号
Ｐout として出力する。

【００１０】前記スワローカウンタ１１は、プリスケー
ラ９の出力信号Ｐout をＡ分周して、その出力信号を前
記制御回路１２に出力する。前記制御回路１２は、スワ
ローカウンタ１１の分周信号に基づいて、前記プリスケ
ーラ９に例えばＨレベルのモジュール制御信号ＭＤを出
力し、プリスケーラ９はそのモジュール制御信号ＭＤに
基づいて、入力信号ｆvco をＭ分周した出力信号Ｐout
を出力する。

【００１１】また、スワローカウンタ１１がＡ個のパル
スをカウントしている間は、制御回路１２は例えばＬレ
ベルのモジュール制御信号ＭＤを出力し、プリスケーラ
９はそのモジュール制御信号ＭＤに基づいて、入力信号
ｆvco をＭ＋１分周した出力信号Ｐout を出力する。

【００１２】前記メインカウンタ１０の分周比は、前記
シフトレジスタ３で設定され、プリスケーラ９の出力信
号Ｐout をＮ分周して、前記位相比較器４に比較信号ｆ
ｐとして出力する。また、メインカウンタ１０の分周信
号は前記制御回路１２に出力され、制御回路１２はメイ
ンカウンタ１０が入力信号Ｐout をＮ分周する毎に、ス
ワローカウンタ１１に起動信号を出力する。

【００１３】従って、上記ＰＬＬ回路ではメインカウン
タ１０がプリスケーラ９の出力信号Ｐout をＮ分周する
毎にスワローカウンタ１１が動作して、プリスケーラ９
の出力信号Ｐout をカウントする。

【００１４】前記プリスケーラ９の具体的構成を図５に
従って説明する。前記ＶＣＯ８の出力信号ｆvco は、バ
ッファ回路１３を介してフリップフロップ回路ＦＦ１〜
ＦＦ３にクロック信号ＣＫとして入力される。

【００１５】前記フリップフロップ回路ＦＦ１の出力信
号ＸＱは、フリップフロップ回路ＦＦ２にデータＤとし
て入力され、前記フリップフロップ回路ＦＦ２の出力信
号Ｑは、前記フリップフロップ回路ＦＦ３にデータＤと
して入力される。

【００１６】前記フリップフロップ回路ＦＦ２，ＦＦ３
の出力信号Ｑは、ＯＲ回路１４ａに入力され、そのＯＲ
回路１４ａの出力信号は、前記フリップフロップ回路Ｆ
Ｆ１にデータＤとして入力される。

【００１７】前記フリップフロップ回路ＦＦ１の出力信
号ＸＱは、フリップフロップ回路ＦＦＬ１にクロック信
号ＣＫ及びデータＤとして入力される。また、前記フリ
ップフロップ回路ＦＦＬ１の出力信号ＸＱは、同フリッ
プフロップ回路ＦＦＬ１にデータＤとして入力される。

【００１８】前記フリップフロップ回路ＦＦＬ１の出力
信号Ｑは、フリップフロップ回路ＦＦＬ２にクロック信
号ＣＫとして入力される。前記フリップフロップ回路Ｆ
ＦＬ２の出力信号ＸＱは、同フリップフロップ回路ＦＦ
Ｌ２にデータＤとして入力され、出力信号Ｑはフリップ
フロップ回路ＦＦ３にクロック信号ＣＫとして入力され
る。

【００１９】前記フリップフロップ回路ＦＦＬ３の出力
信号ＸＱは、同フリップフロップ回路ＦＦＬ３にデータ
Ｄとして入力され、出力信号Ｑはフリップフロップ回路
ＦＦ４にクロック信号ＣＫとして入力される。

【００２０】前記フリップフロップ回路ＦＦＬ４の出力
信号ＸＱは、同フリップフロップ回路ＦＦＬ４にデータ
Ｄとして入力され、出力信号Ｑはバッファ回路１５を介
して前記出力信号Ｐout として出力される。

【００２１】前記フリップフロップ回路ＦＦＬ１〜ＦＦ
Ｌ４の出力信号Ｑは、ＯＲ回路１４ｂに入力される。ま
た、前記ＯＲ回路１４には前記モジュール制御信号ＭＤ
が入力される。

【００２２】前記ＯＲ回路１４ｂの出力信号は、前記フ
リップフロップ回路ＦＦ３に制御信号Ｍとして入力され
る。そして、前記制御信号ＭがＬレベルとなると、フリ
ップフロップ回路ＦＦ３は通常動作を行い、制御信号Ｍ
がＨレベルとなると、フリップフロップ回路ＦＦ３の出
力信号Ｑは、Ｌレベルに固定される。

【００２３】上記のように構成されたプリスケーラ９の
動作を図６に示す。ＶＣＯ８の出力信号ｆvco が入力さ
れると、フリップフロップ回路ＦＦ１，ＦＦ２の動作に
より、フリップフロップ回路ＦＦ１から、入力信号ｆvc
o を４分周した出力信号ＸＱが出力される。また、フリ
ップフロップ回路ＦＦ２の出力信号Ｑは、フリップフロ
ップ回路ＦＦ１の出力信号ＸＱから１／４周期分、すな
わち入力信号ｆvco の一周期分位相が遅れる。

【００２４】フリップフロップ回路ＦＦＬ１の出力信号
Ｑは、フリップフロップ回路ＦＦ１の出力信号ＸＱを２
分周、すなわち入力信号ｆvco を８分周した信号とな
り、 フリップフロップ回路ＦＦＬ２の出力信号Ｑは、入
力信号ｆvco を１６分周した信号となる。

【００２５】また、 フリップフロップ回路ＦＦＬ３の出
力信号Ｑは、入力信号ｆvco を３２分周した信号とな
り、フリップフロップ回路ＦＦＬ４の出力信号Ｑは、入
力信号ｆvco を６４分周した信号となる。

【００２６】モジュール制御信号ＭＤがＬレベルであれ
ば、 ＯＲ回路１４ｂから出力される制御信号Ｍは、 フリ
ップフロップ回路ＦＦＬ１〜ＦＦＬ４の出力信号Ｑに基
づいて決定される。

【００２７】すなわち、 このプリスケーラ９が入力信号
ｆvco のカウント動作を開始してから、 その入力信号ｆ
vco の６０個のパルスをカウントするまでは、フリップ
フロップ回路ＦＦＬ１〜ＦＦＬ４の出力信号Ｑはそのい
ずれかがＨレベルとなるため、制御信号ＭはＨレベルと
なる。

【００２８】すると、 フリップフロップ回路ＦＦ３の出
力信号Ｑは、Ｌレベルに固定されている。 入力信号ｆvco の６０個のパルスをカウントすると、 フ
リップフロップ回路ＦＦＬ１〜ＦＦＬ４の出力信号Ｑが
すべてＬレベルとなるため、制御信号ＭがＬレベルとな
る。

【００２９】すると、 フリップフロップ回路ＦＦ３が活
性化され、フリップフロップ回路ＦＦ３から、フリップ
フロップ回路ＦＦ２の出力信号Ｑを入力信号ｆvco の１
周期分遅らせた出力信号Ｑが出力される。

【００３０】そして、 フリップフロップ回路ＦＦ３の出
力信号Ｑの立ち下がりから、 入力信号ｆvco の１周期分
遅れて、 フリップフロップ回路ＦＦ１の出力信号ＸＱが
立ち上がる。

【００３１】フリップフロップ回路ＦＦ１の出力信号Ｘ
Ｑの立ち上がりに基づいて、 フリップフロップ回路ＦＦ
Ｌ１〜ＦＦＬ４の出力信号ＱがＨレベルに立ち上がり、
制御信号ＭがＨレベル入力立ち上がる。 そして、 新たな
カウント動作が開始される。

【００３２】このような動作により、 モジュール制御信
号ＭＤがＬレベルであれば、プリスケーラ９はＭ＋１分
周動作（Ｍ＝６４）を行う。また、 モジュール制御信号
ＭＤがＨレベルであれば、 ＯＲ回路１４ｂから出力され
る制御信号ＭはＨレベルに固定されるため、フリップフ
ロップ回路ＦＦ３は不活性化され、 その出力信号ＱはＬ
レベルに固定される。

【００３３】従って、 モジュール制御信号ＭＤがＨレベ
ルであれば、 プリスケーラ９はＭ分周動作（Ｍ＝６４）
を行う。

【００３４】

【発明が解決しようとする課題】上記のようなＰＬＬ回
路では、 仕様によっては基準信号ｆｒ及び比較信号ｆｐ
及びＶＣＯ８の出力信号周波数ｆvco の周波数を高くす
る必要がある。

【００３５】ところが、 前記ＶＣＯ８の出力信号ｆvco
の周波数を高くすると、 プリスケーラ９のカウント動作
に対し、 制御回路１２からプリスケーラ９に入力される
モジュール制御信号ＭＤの遅延が相対的に大きくなり、
プリスケーラ９で正常なカウント動作を行うことができ
ないことがある。

【００３６】すなわち、図６において、 プリスケーラ９
がＭ分周動作を開始するときに、 モジュール制御信号Ｍ
Ｄのプリスケーラ９への入力に遅延が存在していないと
すれば、その遅延が存在しないモジュール制御信号ＭＤ
ｊの立ち上がりは、フリップフロップ回路ＦＦＬ１〜Ｆ
ＦＬ４の立ち上がりと同時である。

【００３７】しかし、 現実にはスワローカウンタ１１、
メインカウンタ１０及び制御回路１２の動作遅延時間及
び制御回路１２とプリスケーラ９との間の配線容量によ
る遅延時間等により、 モジュール制御信号ＭＤの立ち上
がりは、 フリップフロップ回路ＦＦ１及びＦＦＬ１〜Ｆ
ＦＬ４の出力信号の立ち上がりより遅延する。

【００３８】この遅延時間は、入力信号ｆvco の周波数
が高くなるにつれて相対的に大きくなっているが、モジ
ュール制御信号ＭＤがフリップフロップ回路ＦＦ３の出
力信号Ｑの立ち上がりより前に立ち上がっていれば、問
題はない。

【００３９】しかし、 入力信号ｆvco の周波数の上昇に
より、 図６に示すようにモジュール制御信号ＭＤが遅延
時間ｔｄによりフリップフロップ回路ＦＦ３の出力信号
Ｑの立ち上がりよりさらに遅れて立ち上がると、 Ｍ分周
動作を行うべきときに、Ｍ＋１分周動作を行ってしま
い、Ｍ分周動作が正常に行なわれなくなるという問題点
がある。

【００４０】この発明の目的は、プリスケーラへのモジ
ュール制御信号の入力遅延を解消することにより、 動作
周波数の引き上げを容易に可能とするＰＬＬ回路を提供
することにある。

【００４１】

【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、プリスケーラ９は、モジュール
制御信号ＭＤに基づいて、入力信号ｆvco を異なる分周
比で分周した出力信号Ｐout を出力する。メインカウン
タ１０は、前記プリスケーラ９の出力信号Ｐout を第一
の分周比で分周した第一のカウント信号ｆｐを出力す
る。スワローカウンタ１１は、前記プリスケーラ９の出
力信号Ｐout を前記第一の分周比とは異なる第二の分周
比で分周した第二のカウント信号ＳＷＯを出力する。制
御回路２０は、前記メインカウンタ１０及びスワローカ
ウンタ１１のカウント信号ｆｐ，ＳＷＯに基づいて、前
記モジュール制御信号ＭＤを生成する。前記制御回路２
０は、前記メインカウンタ１０とスワローカウンタ１１
のカウント信号ｆｐ，ＳＷＯをそれぞれラッチする第一
及び第二のラッチ回路２１ａ，２１ｂと、前記第一及び
第二のラッチ回路２１ａ，２１ｂの出力信号に基づい
て、前記プリスケーラ９の出力信号Ｐout をトリガとし
て前記モジュール制御信号ＭＤを出力するトリガ回路２
６とから構成される。

【００４２】請求項２では、基準クロック信号を分周し
て基準信号を生成する基準分周器と、前記基準信号と、
比較信号との位相を比較する位相比較器と、前記位相比
較器の出力信号を電圧信号に変換するチャージポンプ
と、前記チャージポンプの出力信号を平滑するローパス
フィルタと、前記ローパスフィルタの出力電圧に基づく
周波数のパルス信号を出力する電圧制御発振器と、前記
電圧制御発振器の出力信号を分周して、前記比較信号と
して出力する比較分周器とからＰＬＬ回路が構成され
る。前記比較分周器は、前記電圧制御発振器の出力信号
を、モジュール制御信号に基づいて、異なる分周比で分
周した出力信号を出力するプリスケーラと、前記プリス
ケーラの出力信号を分周するメインカウンタと、前記プ
リスケーラの出力信号を分周するスワローカウンタと、
前記メインカウンタとスワローカウンタのカウント信号
に基づいて、前記モジュール制御信号を生成する制御回
路と、から構成される。前記制御回路は、前記メインカ
ウンタとスワローカウンタのカウント信号をそれぞれラ
ッチする第一及び第二のラッチ回路と、前記第一及び第
二のラッチ回路の出力信号に基づいて、前記プリスケー
ラの出力信号をトリガとして前記モジュール制御信号を
出力するトリガ回路とから構成される。

【００４３】請求項３では、前記第一のラッチ回路は、
前記プリスケーラの出力信号の立ち下がりに基づいて、
前記スワローカウンタのカウント信号をラッチして出力
する。前記第二のラッチ回路は、前記プリスケーラの出
力信号の立ち下がりに基づいて、前記メインカウンタの
カウント信号をラッチして出力する。前記トリガ回路
は、前記第一のラッチ回路の出力信号と、前記プリスケ
ーラの出力信号の反転信号とが入力されるＡＮＤ回路
と、前記第二のラッチ回路の出力信号と、前記プリスケ
ーラの出力信号の反転信号とが入力されるＮＡＮＤ回路
と、前記ＡＮＤ回路の出力信号がクロック信号として入
力され、前記ＮＡＮＤ回路の出力信号がセット信号とし
て入力され、グランドＧＮＤレベルがデータとして入力
され、前記セット信号がＬレベルとなったとき、Ｈレベ
ルの信号を前記モジュール制御信号として出力し、前記
セット信号がＨレベルとなったとき、前記クロック信号
の立ち上がりに基づいて、前記データを前記モジュール
制御信号として出力するフリップフロップ回路から構成
される。

【００４４】（作用）請求項１，２では、スワローカウ
ンタ１１がプリスケーラ９の出力信号Ｐoutを所定の分
周比で分周したカウント信号ＳＷＯを出力すると、プリ
スケーラ９の出力信号Ｐout をトリガとして、モジュー
ル制御信号ＭＤが反転され、メインカウンタ１０がプリ
スケーラ９の出力信号Ｐout を所定の分周比で分周した
カウント信号ｆｐを出力すると、プリスケーラ９の出力
信号Ｐout をトリガとして、モジュール制御信号ＭＤが
反転される。

【００４５】請求項３では、スワローカウンタ１１がプ
リスケーラ９の出力信号Ｐout を所定の分周比で分周し
たカウント信号ＳＷＯを出力すると、プリスケーラ９の
出力信号Ｐout をトリガとして、ＡＮＤ回路からＨレベ
ルのクロック信号がフリップフロップ回路に出力され、
そのクロック信号に基づいて、モジュール制御信号がＬ
レベルとなる。メインカウンタ１０がプリスケーラ９の
出力信号Ｐout を所定の分周比で分周したカウント信号
ｆｐを出力すると、プリスケーラ９の出力信号Ｐout を
トリガとして、ＮＡＮＤ回路からＬレベルのセット信号
がフリップフロップ回路に出力され、そのセット信号に
基づいて、モジュール制御信号がＨレベルとなる。

【００４６】

【発明の実施の形態】図２は、この発明を具体化した一
実施の形態の比較分周器を示す。この実施の形態のプリ
スケーラ９、スワローカウンタ１１及びメインカウンタ
１０は、前記従来例と同様な構成である。なお、プリス
ケーラ９はモジュール制御信号ＭＤがＨレベルのときＭ
＋１分周動作を行い、モジュール制御信号ＭＤがＬレベ
ルのとき、Ｍ分周動作を行うものとする。

【００４７】前記スワローカウンタ１１は、図３に示す
ように、例えばプリスケーラ９の出力信号Ｐout を４分
周する毎にカウント信号ＳＷＯを出力する。そのカウン
ト信号ＳＷＯは、理想的にはプリスケーラ９の出力信号
Ｐout の３分周目の立ち下がりと同時に立ち上がり、４
分周目の立ち下がりと同時に立ち下がる信号となるよう
に設定される。

【００４８】前記メインカウンタ１０は、図３に示すよ
うに、例えばプリスケーラ９の出力信号Ｐout を１４分
周する毎にカウント信号ｆｐを出力する。そのカウント
信号ｆｐは、理想的にはプリスケーラ９の出力信号Ｐou
t の１３分周目の立ち下がりと同時に立ち上がり、１４
分周目の立ち下がりと同時に立ち下がる信号となるよう
に設定される。

【００４９】前記メインカウンタ１０及びスワローカウ
ンタ１１のカウント信号ＳＷＯ，ｆｐは、制御回路２０
に出力される。前記スワローカウンタ１１のカウント信
号ＳＷＯは、ラッチ回路２１ａにデータＤとして入力さ
れ、そのラッチ回路２１ａには、プリスケーラ１１の出
力信号Ｐout がインバータ回路２２a を介してゲート信
号Ｇとして入力される。

【００５０】前記ラッチ回路２１a は、ゲート信号Ｇが
Ｈレベルに立ち上がると、データＤを出力信号Ｑとして
出力する。前記ラッチ回路２１ａの出力信号Ｑは、ＡＮ
Ｄ回路２３の一方の入力端子に入力される。

【００５１】従って、前記スワローカウンタ１１がプリ
スケーラ９の出力信号Ｐout を所定パルス数カウントし
て、Ｈレベルのカウント信号ＳＷＯを出力すると、ラッ
チ回路２１ａは、プリスケーラ９の出力信号Ｐout の立
ち下がりに基づいて、Ｈレベルとなる出力信号Ｑを出力
する。

【００５２】また、スワローカウンタ１１の出力信号Ｓ
ＷＯがＬレベルに復帰した後に、プリスケーラ９の出力
信号Ｐout が立ち下がると、ラッチ回路２１ａの出力信
号ＱがＬレベルとなる。

【００５３】前記ＡＮＤ回路２３の他方の入力端子に
は、プリスケーラ９の出力信号Ｐoutがインバータ回路
２２ｂで反転されて入力される。従って、ＡＮＤ回路２
３はラッチ回路２１ａの出力信号がＨレベルとなり、か
つプリスケーラ９の出力信号Ｐout がＬレベルに立ち下
がったときにＨレベルとなるパルス信号ＳＷＣを出力す
る。

【００５４】前記メインカウンタ１０のカウント信号ｆ
ｐは、ラッチ回路２１ｂにデータＤとして入力され、そ
のラッチ回路２１ｂにはプリスケーラ９の出力信号Ｐou
t がインバータ回路２２ｃを介してゲート信号Ｇとして
入力される。

【００５５】前記ラッチ回路２１ｂは、ゲート信号Ｇが
Ｈレベルに立ち上がると、データＤを出力信号Ｑとして
ＮＡＮＤ回路２４の一方の入力端子に出力する。前記Ｎ
ＡＮＤ回路２４の他方の入力端子には、プリスケーラ９
の出力信号Ｐout がインバータ回路２２ｄで反転されて
入力される。

【００５６】従って、メインカウンタ１０から出力され
るカウント信号ｆｐがＨレベルとなった状態で、プリス
ケーラ９の出力信号Ｐout が立ち下がると、ＮＡＮＤ回
路２４の入力信号はともにＨレベルとなって、ＮＡＮＤ
回路２４の出力信号がＭＡＣがＬレベルとなる。

【００５７】また、プリスケーラ９の出力信号Ｐout が
立ち上がれば、ＮＡＮＤ回路２４の出力信号ＭＡＣはＨ
レベルに復帰し、メインカウンタ１０の出力信号ｆｐが
Ｌレベルとなれば、ＮＡＮＤ回路２４の出力信号ＭＡＣ
はＨレベルに維持される。

【００５８】前記ＡＮＤ回路２３の出力信号ＳＷＣは、
フリップフロップ回路２５にクロック信号ＣＫとして入
力され、前記ＮＡＮＤ回路２４の出力信号ＭＡＣは、前
記フリップフロップ回路２５にセット信号ＳＥＴとして
入力される。

【００５９】前記フリップフロップ回路２５には、グラ
ンドＧＮＤレベルがデータＤとして常時入力され、出力
信号Ｑは前記モジュール制御信号ＭＤとしてプリスケー
ラ９に出力される。

【００６０】前記フリップフロップ回路２５は、セット
信号ＳＥＴがＨレベルであれば、クロック信号ＣＫの立
ち上がり毎にデータＤ、すなわちＬレベルを出力信号Ｑ
として出力し、セット信号ＳＥＴがＬレベルであれば、
Ｈレベルの出力信号Ｑを出力する。

【００６１】次に、上記のように構成された比較分周器
の動作を図３に従って説明する。モジュール制御信号Ｍ
ＤがＨレベルの状態で、スワローカウンタ１１及びメイ
ンカウンタ１０がカウント動作を開始すると、プリスケ
ーラ９はＶＣＯの出力信号ｆvco をＭ＋１分周した出力
信号Ｐout を出力する。

【００６２】スワローカウンタ１１が入力信号Ｐout を
４分周すると、その４分周目でＨレベルとなるカウント
信号ＳＷＯを出力する。カウント信号ＳＷＯがＨレベル
となった状態で、プリスケーラ９の出力信号Ｐout が立
ち下がると、ＡＮＤ回路２３の出力信号ＳＷＣはＨレベ
ルとなる。

【００６３】このとき、メインカウンタ１０から出力さ
れるカウント信号ｆｐは、Ｌレベルに維持されているの
で、ＮＡＮＤ回路２４の出力信号ＭＡＣはＨレベルに維
持されている。

【００６４】すると、ＡＮＤ回路２３の出力信号ＳＷＣ
の立ち上がりに基づいて、フリップフロップ回路２５の
出力信号Ｑ、すなわちモジュール制御信号ＭＤがＬレベ
ルに立ち下がる。そして、Ｌレベルのモジュール制御信
号ＭＤに基づいて、プリスケーラ９はＭ分周動作を開始
する。

【００６５】このとき、モジュール制御信号ＭＤの立ち
下がりは、スワローカウンタ１１の出力信号ＳＷＯでト
リガされるのではなく、プリスケーラ９の出力信号Ｐou
t の立ち下がりでトリガされる。

【００６６】すると、図３に点線で示すように、スワロ
ーカウンタ１１の動作遅延により、カウント信号ＳＷＯ
が遅延しても、モジュール制御信号ＭＤの立ち下がりが
遅延することはない。

【００６７】また、メインカウンタ１０が入力信号Ｐou
t を１４分周すると、その１４分周目でＨレベルとなる
カウント信号ｆｐを出力する。カウント信号ｆｐがＨレ
ベルとなった状態で、プリスケーラ９の出力信号Ｐout
が立ち下がると、ＮＡＮＤ回路２４の出力信号ＭＡＣは
Ｌレベルとなる。

【００６８】すると、フリップフロップ回路２５に入力
されるセット信号ＳＥＴはＬレベルとなるので、フリッ
プフロップ回路２５から出力されるモジュール制御信号
ＭＤはＨレベルに立ち上がり、プリスケーラ９はＭ＋１
分周動作を開始する。

【００６９】このとき、モジュール制御信号ＭＤの立ち
上がりは、メインカウンタ１０のカウント信号ｆｐでト
リガされるのではなく、プリスケーラ９の出力信号Ｐou
t の立ち下がりでトリガされる。

【００７０】すると、図３に点線で示すように、メイン
カウンタ１０の動作遅延により、カウント信号ｆｐが遅
延しても、モジュール制御信号ＭＤの立ち上がりが遅延
することはない。

【００７１】上記のように構成されたＰＬＬ回路では、
次に示す作用効果を得ることができる。 （１）スワローカウンタ１１がＡ分周動作を行ってカウ
ント信号ＳＷＯを出力するとき、モジュール制御信号Ｍ
Ｄはプリスケーラ９の出力信号Ｐout のＡ分周目の立ち
下がりによりトリガされて、Ｌレベルに立ち下がる。従
って、モジュール制御信号ＭＤの立ち下がりは、スワロ
ーカウンタ１１のカウント信号ＳＷＯによりトリガされ
るのではなく、プリスケーラ９の出力信号Ｐout の立ち
下がりによりトリガされるので、カウント信号ＳＷＯが
遅延しても、フリップフロップ回路２５から出力される
モジュール制御信号ＭＤの立ち下がりと、モジュール制
御信号ＭＤの許容される最も遅い立ち下がりタイミング
との間の時間であるディレイマージンｔ１を十分に確保
することができる。 （２）メインカウンタ１１がＮ分周動作を行ってカウン
ト信号ｆｐを出力するとき、モジュール制御信号ＭＤは
プリスケーラ９の出力信号Ｐout のＮ分周目の立ち下が
りによりトリガされて、Ｈレベルに立ち上がる。従っ
て、モジュール制御信号ＭＤの立ち上がりは、メインカ
ウンタ１０のカウント信号ｆｐによりトリガされるので
はなく、プリスケーラ９の出力信号Ｐout の立ち下がり
によりトリガされるので、カウント信号ｆｐが遅延して
も、フリップフロップ回路２５から出力されるモジュー
ル制御信号ＭＤの立ち上がりと、モジュール制御信号Ｍ
Ｄの許容される最も遅い立ち上がりタイミングとの間の
時間であるディレイマージンｔ２を十分に確保すること
ができる。 （３）制御回路２０から出力されるモジュール制御信号
ＭＤのディレイマージンｔ１，ｔ２を十分に確保するこ
とができるので、制御回路２０とプリスケーラ９との間
の配線容量によりプリスケーラ９に入力されるモジュー
ル制御信号ＭＤが遅延しても、プリスケーラ９の誤動作
を未然に防止することができる。 （４）制御回路２０から出力されるモジュール制御信号
ＭＤのディレイマージンｔ１，ｔ２を十分に確保するこ
とができるので、基準信号ｆｒの周波数を高くすること
が容易となる。

【００７２】

【発明の効果】以上詳述したように、この発明はプリス
ケーラへのモジュール制御信号の入力遅延を解消するこ
とにより、 動作周波数の引き上げを容易に可能とするＰ
ＬＬ回路を提供することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 一実施の形態の比較分周器を示すブロック図
である。

【図３】 一実施の形態の動作を示すタイミング波形図
である。

【図４】 ＰＬＬ回路を示すブロック図である。

【図５】 プリスケーラを示す回路図である。

【図６】 従来例の動作を示すタイミング波形図であ
る。

【符号の説明】

９ プリスケーラ １０ メインカウンタ １１ スワローカウンタ ２０ 制御回路 ２１ａ 第一のラッチ回路 ２１ｂ 第二のラッチ回路 ２６ トリガ回路 ｆvco 入力信号 ＭＤ モジュール制御信号 Ｐout プリスケーラの出力信号 ｆｐ 第一のカウント信号 ＳＷＯ 第二のカウント信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 モジュール制御信号に基づいて、入力信
   号を異なる分周比で分周した出力信号を出力するプリス
   ケーラと、 前記プリスケーラの出力信号を第一の分周比で分周した
   第一のカウント信号を出力するメインカウンタと、 前記プリスケーラの出力信号を前記第一の分周比とは異
   なる第二の分周比で分周した第二のカウント信号を出力
   するスワローカウンタと、 前記メインカウンタ及びスワローカウンタのカウント信
   号に基づいて、前記モジュール制御信号を生成する制御
   回路とから構成した分周器であって、 前記制御回路は、 前記メインカウンタとスワローカウンタのカウント信号
   をそれぞれラッチする第一及び第二のラッチ回路と、 前記第一及び第二のラッチ回路の出力信号に基づいて、
   前記プリスケーラの出力信号をトリガとして前記モジュ
   ール制御信号を出力するトリガ回路とから構成したこと
   を特徴とする分周器。
2. 【請求項２】 基準クロック信号を分周して基準信号を
   生成する基準分周器と、 前記基準信号と、比較信号との位相を比較する位相比較
   器と、 前記位相比較器の出力信号を電圧信号に変換するチャー
   ジポンプと、 前記チャージポンプの出力信号を平滑するローパスフィ
   ルタと、 前記ローパスフィルタの出力電圧に基づく周波数のパル
   ス信号を出力する電圧制御発振器と、 前記電圧制御発振器の出力信号を分周して、前記比較信
   号として出力する比較分周器と、からなるＰＬＬ回路で
   あって、 前記比較分周器は、 前記電圧制御発振器の出力信号を、モジュール制御信号
   に基づいて、異なる分周比で分周した出力信号を出力す
   るプリスケーラと、 前記プリスケーラの出力信号を分周するメインカウンタ
   と、 前記プリスケーラの出力信号を分周するスワローカウン
   タと、 前記メインカウンタとスワローカウンタのカウント信号
   に基づいて、前記モジュール制御信号を生成する制御回
   路と、から構成し、 前記制御回路は、 前記メインカウンタとスワローカウンタのカウント信号
   をそれぞれラッチする第一及び第二のラッチ回路と、 前記第一及び第二のラッチ回路の出力信号に基づいて、
   前記プリスケーラの出力信号をトリガとして前記モジュ
   ール制御信号を出力するトリガ回路とから構成したこと
   を特徴とするＰＬＬ回路。
3. 【請求項３】 前記第一のラッチ回路は、 前記プリスケーラの出力信号の立ち下がりに基づいて、
   前記スワローカウンタのカウント信号をラッチして出力
   し、 前記第二のラッチ回路は、 前記プリスケーラの出力信号の立ち下がりに基づいて、
   前記メインカウンタのカウント信号をラッチして出力
   し、 前記トリガ回路は、 前記第一のラッチ回路の出力信号と、前記プリスケーラ
   の出力信号の反転信号とが入力されるＡＮＤ回路と、 前記第二のラッチ回路の出力信号と、前記プリスケーラ
   の出力信号の反転信号とが入力されるＮＡＮＤ回路と、 前記ＡＮＤ回路の出力信号がクロック信号として入力さ
   れ、前記ＮＡＮＤ回路の出力信号がセット信号として入
   力され、グランドＧＮＤレベルがデータとして入力さ
   れ、前記セット信号がＬレベルとなったとき、Ｈレベル
   の信号を前記モジュール制御信号として出力し、前記セ
   ット信号がＨレベルとなったとき、前記クロック信号の
   立ち上がりに基づいて、前記データを前記モジュール制
   御信号として出力するフリップフロップ回路とから構成
   したことを特徴とする請求項２記載のＰＬＬ回路。