JPH0964731A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH0964731A JPH0964731A JP7220021A JP22002195A JPH0964731A JP H0964731 A JPH0964731 A JP H0964731A JP 7220021 A JP7220021 A JP 7220021A JP 22002195 A JP22002195 A JP 22002195A JP H0964731 A JPH0964731 A JP H0964731A
- Authority
- JP
- Japan
- Prior art keywords
- reference clock
- phase
- clock
- circuit
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 位相同期回路において基準クロックの断によ
る誤動作を防止する。 【解決手段】 断検出回路１５は、基準クロックＩｂが
低レベル（以下、“Ｌ”という）の期間に、該基準クロ
ックＩｂよりも高い周波数の検出用クロックＳ１５ｇの
パルス数をカウントし、そのカウント数が基準クロック
Ｉｂの“Ｌ”の定常時の期間よりも長い期間に対応して
設定されたカウント数に達したとき、位相比較器１１を
リセット状態に固定して進み情報Ｓ１１ｕ及び遅れ情報
Ｓ１１ｄが出力されないようにし、その後基準クロック
Ｉｂのレベルが遷移したとき位相比較器１１のリセット
状態を解除する。
る誤動作を防止する。 【解決手段】 断検出回路１５は、基準クロックＩｂが
低レベル（以下、“Ｌ”という）の期間に、該基準クロ
ックＩｂよりも高い周波数の検出用クロックＳ１５ｇの
パルス数をカウントし、そのカウント数が基準クロック
Ｉｂの“Ｌ”の定常時の期間よりも長い期間に対応して
設定されたカウント数に達したとき、位相比較器１１を
リセット状態に固定して進み情報Ｓ１１ｕ及び遅れ情報
Ｓ１１ｄが出力されないようにし、その後基準クロック
Ｉｂのレベルが遷移したとき位相比較器１１のリセット
状態を解除する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば短距離ＢＯ
ＣＵ(Basic rate access Office Channel Unit)等にお
ける多位相サンプリング回路用の位相同期回路（以下、
ＰＬＬ回路という）に関するものである。
ＣＵ(Basic rate access Office Channel Unit)等にお
ける多位相サンプリング回路用の位相同期回路（以下、
ＰＬＬ回路という）に関するものである。
【０００２】
【従来の技術】図２は、従来のＰＬＬ回路の一例を示す
構成ブロック図である。このＰＬＬ回路は基準クロック
Ｉｂを入力する入力端子ＩＮを有し、該入力端子ＩＮが
位相比較器１の基準クロック入力端子ＲＩＮに接続され
ている。位相比較器１の進み情報Ｓ１ｕの出力端子Ｕｏ
ｕｔ及び遅れ情報Ｓ１ｄの出力端子Ｄｏｕｔは、ローパ
スフィルタ（以下、ＬＰＦという）２の進み情報入力端
子及び遅れ情報入力端子にそれぞれ接続されている。Ｌ
ＰＦ２の出力端子は、電圧制御発振器（Voltage Contro
led Oscillator、以下、ＶＣＯという）３の入力端子に
接続されている。ＶＣＯ３の出力端子は、出力端子ＯＵ
Ｔに接続されると共に、分周器４の入力端子に接続され
ている。分周器４は、ＶＣＯ３の出力信号Ｓ３の周波数
を１／Ｎ（Ｎ；整数）にする回路である。分周器４の出
力端子は、位相比較器１の帰還クロック入力端子ＶＩＮ
に接続されている。
構成ブロック図である。このＰＬＬ回路は基準クロック
Ｉｂを入力する入力端子ＩＮを有し、該入力端子ＩＮが
位相比較器１の基準クロック入力端子ＲＩＮに接続され
ている。位相比較器１の進み情報Ｓ１ｕの出力端子Ｕｏ
ｕｔ及び遅れ情報Ｓ１ｄの出力端子Ｄｏｕｔは、ローパ
スフィルタ（以下、ＬＰＦという）２の進み情報入力端
子及び遅れ情報入力端子にそれぞれ接続されている。Ｌ
ＰＦ２の出力端子は、電圧制御発振器（Voltage Contro
led Oscillator、以下、ＶＣＯという）３の入力端子に
接続されている。ＶＣＯ３の出力端子は、出力端子ＯＵ
Ｔに接続されると共に、分周器４の入力端子に接続され
ている。分周器４は、ＶＣＯ３の出力信号Ｓ３の周波数
を１／Ｎ（Ｎ；整数）にする回路である。分周器４の出
力端子は、位相比較器１の帰還クロック入力端子ＶＩＮ
に接続されている。
【０００３】図３は、図２中の位相比較器１の一構成例
を示す回路図である。この位相比較器１は基準クロック
Ｉｂを入力する入力端子ＲＩＮを有し、該基準クロック
入力端子ＲＩＮが遅延フリップフロップ（以下、Ｄ−Ｆ
Ｆという）１ａのクロック入力端子ＣＫに接続され、帰
還クロックＩｆを入力する入力端子ＶＩＮがＤ−ＦＦ１
ｂのクロック入力端子ＣＫに接続されている。Ｄ−ＦＦ
１ａのデータ入力端子Ｄ及びセット入力端子ＰＲＮは電
源電位Ｖｃｃに接続され、同様にＤ−ＦＦ１ｂのデータ
入力端子Ｄ及びセット入力端子ＰＲＮが電源電位Ｖｃｃ
に接続されている。Ｄ−ＦＦ１ａの正相出力端子Ｑは、
２入力ＮＡＮＤ回路１ｃの第１の入力端子に接続されて
いる。Ｄ−ＦＦ１ａの逆相出力端子Ｑ／は、セット／リ
セット型フリップフロップ（以下、ＳＲ−ＦＦという）
を構成する２入力ＮＯＲ回路１ｄの第１の入力端子に接
続されている。Ｄ−ＦＦ１ｂの正相出力端子Ｑは、２入
力ＮＡＮＤ回路１ｅの第１の入力端子に接続されてい
る。Ｄ−ＦＦ１ｂの逆相出力端子Ｑ／は、ＳＲ−ＦＦを
構成する２入力ＮＯＲ回路１ｆの第１の入力端子に接続
されている。
を示す回路図である。この位相比較器１は基準クロック
Ｉｂを入力する入力端子ＲＩＮを有し、該基準クロック
入力端子ＲＩＮが遅延フリップフロップ（以下、Ｄ−Ｆ
Ｆという）１ａのクロック入力端子ＣＫに接続され、帰
還クロックＩｆを入力する入力端子ＶＩＮがＤ−ＦＦ１
ｂのクロック入力端子ＣＫに接続されている。Ｄ−ＦＦ
１ａのデータ入力端子Ｄ及びセット入力端子ＰＲＮは電
源電位Ｖｃｃに接続され、同様にＤ−ＦＦ１ｂのデータ
入力端子Ｄ及びセット入力端子ＰＲＮが電源電位Ｖｃｃ
に接続されている。Ｄ−ＦＦ１ａの正相出力端子Ｑは、
２入力ＮＡＮＤ回路１ｃの第１の入力端子に接続されて
いる。Ｄ−ＦＦ１ａの逆相出力端子Ｑ／は、セット／リ
セット型フリップフロップ（以下、ＳＲ−ＦＦという）
を構成する２入力ＮＯＲ回路１ｄの第１の入力端子に接
続されている。Ｄ−ＦＦ１ｂの正相出力端子Ｑは、２入
力ＮＡＮＤ回路１ｅの第１の入力端子に接続されてい
る。Ｄ−ＦＦ１ｂの逆相出力端子Ｑ／は、ＳＲ−ＦＦを
構成する２入力ＮＯＲ回路１ｆの第１の入力端子に接続
されている。
【０００４】ＮＡＮＤ回路１ｃの出力端子は３入力ＡＮ
Ｄ回路１ｇの第１の入力端子に接続され、ＮＡＮＤ回路
１ｅの出力端子はＡＮＤ回路１ｇの第２の入力端子に接
続されている。リセット入力端子ＤＲＳＴは、ＡＮＤ回
路１ｇの第３の入力端子に接続されている。ＡＮＤ回路
１ｇの出力端子は、Ｄ−ＦＦ１ａ，１ｂの各リセット入
力端子ＣＬＲＮに接続されている。ＮＯＲ回路１ｄの出
力端子は、ＮＯＲ回路１ｆの第２の入力端子及びＮＡＮ
Ｄ回路１ｅの第２の入力端子に接続されると共に、進み
情報出力端子ＵＯＵＴに接続されている。ＮＯＲ回路１
ｆの出力端子は、ＮＯＲ回路１ｄの第２の入力端子及び
ＮＡＮＤ回路１ｃの第２の入力端子に接続されると共
に、インバータ１ｈを介して遅れ情報出力端子ＤＯＵＴ
に接続されている。
Ｄ回路１ｇの第１の入力端子に接続され、ＮＡＮＤ回路
１ｅの出力端子はＡＮＤ回路１ｇの第２の入力端子に接
続されている。リセット入力端子ＤＲＳＴは、ＡＮＤ回
路１ｇの第３の入力端子に接続されている。ＡＮＤ回路
１ｇの出力端子は、Ｄ−ＦＦ１ａ，１ｂの各リセット入
力端子ＣＬＲＮに接続されている。ＮＯＲ回路１ｄの出
力端子は、ＮＯＲ回路１ｆの第２の入力端子及びＮＡＮ
Ｄ回路１ｅの第２の入力端子に接続されると共に、進み
情報出力端子ＵＯＵＴに接続されている。ＮＯＲ回路１
ｆの出力端子は、ＮＯＲ回路１ｄの第２の入力端子及び
ＮＡＮＤ回路１ｃの第２の入力端子に接続されると共
に、インバータ１ｈを介して遅れ情報出力端子ＤＯＵＴ
に接続されている。
【０００５】次に、図２の動作を説明する。位相比較器
１は、基準クロックＩｂの位相と分周器４の出力信号で
ある帰還クロックＩｆの位相とを比較し、帰還クロック
Ｉｆの位相が基準クロックＩｂの位相よりも遅れている
場合に進み情報Ｓ１ｕを出力し、帰還クロックＩｆの位
相が基準クロックＩｂの位相よりも進んでいる場合に遅
れ情報Ｓ１ｄを出力する。ＬＰＦ２は、進み情報Ｓ１ｕ
又は遅れ情報Ｓ１ｄを入力し、それらを直流電圧レベル
に変換して出力信号Ｓ２を出力する。ＶＣＯ３は、ＬＰ
Ｆ２の出力信号Ｓ２に基づいた周波数の出力信号Ｓ３を
出力する。出力信号Ｓ３は分周器４で分周されて帰還ク
ロックＩｆとなり、ＶＣＯ３は、基準クロックＩｂに同
期した信号を発生する。
１は、基準クロックＩｂの位相と分周器４の出力信号で
ある帰還クロックＩｆの位相とを比較し、帰還クロック
Ｉｆの位相が基準クロックＩｂの位相よりも遅れている
場合に進み情報Ｓ１ｕを出力し、帰還クロックＩｆの位
相が基準クロックＩｂの位相よりも進んでいる場合に遅
れ情報Ｓ１ｄを出力する。ＬＰＦ２は、進み情報Ｓ１ｕ
又は遅れ情報Ｓ１ｄを入力し、それらを直流電圧レベル
に変換して出力信号Ｓ２を出力する。ＶＣＯ３は、ＬＰ
Ｆ２の出力信号Ｓ２に基づいた周波数の出力信号Ｓ３を
出力する。出力信号Ｓ３は分周器４で分周されて帰還ク
ロックＩｆとなり、ＶＣＯ３は、基準クロックＩｂに同
期した信号を発生する。
【０００６】
【発明が解決しようとする課題】しかしながら、図２の
ＰＬＬ回路では、次のような課題があった。図４は、図
２のＰＬＬ回路において、基準クロックＩｂが欠落した
場合の動作を説明するためのタイムチャートであり、縦
軸に論理レベル、及び横軸に時間がとられている。この
図を参照しつつ、図２の動作を説明する。時間ｔ１及び
時間ｔ２において、図２のＰＬＬ回路では、基準クロッ
クＩｂに帰還クロックＩｆが同期している正常動作が行
われている。時間ｔ３において、基準クロックＩｂが欠
落し、ＶＣＯ３の発振周波数が大きく下がる。時間ｔ４
以降において、ＶＣＯ３の発振周波数は徐々に基準クロ
ックＩｂに追従するように元に戻るが、基準クロックＩ
ｂの欠落分はそのままなので、該欠落以降の基準クロッ
クＩｂに対して帰還クロックＩｆの同期が取れていない
という問題があった。
ＰＬＬ回路では、次のような課題があった。図４は、図
２のＰＬＬ回路において、基準クロックＩｂが欠落した
場合の動作を説明するためのタイムチャートであり、縦
軸に論理レベル、及び横軸に時間がとられている。この
図を参照しつつ、図２の動作を説明する。時間ｔ１及び
時間ｔ２において、図２のＰＬＬ回路では、基準クロッ
クＩｂに帰還クロックＩｆが同期している正常動作が行
われている。時間ｔ３において、基準クロックＩｂが欠
落し、ＶＣＯ３の発振周波数が大きく下がる。時間ｔ４
以降において、ＶＣＯ３の発振周波数は徐々に基準クロ
ックＩｂに追従するように元に戻るが、基準クロックＩ
ｂの欠落分はそのままなので、該欠落以降の基準クロッ
クＩｂに対して帰還クロックＩｆの同期が取れていない
という問題があった。
【０００７】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、帰還クロックの位相と基準クロック
の位相とを比較し、その比較結果に基づき進み情報又は
遅れ情報を生成する位相比較回路と、前記進み情報又は
前記遅れ情報を入力して該進み情報又は該遅れ情報に対
応した直流電圧を出力するＬＰＦと、前記ＬＰＦの出力
電圧に応じた周波数の前記帰還クロックを出力するＶＣ
Ｏとを、備えた位相同期回路において、次のような回路
を設けている。即ち、前記基準クロックに断が発生した
とき、該断を検出して前記位相比較回路からの前記進み
情報及び前記遅れ情報を遮断しかつ前記電圧制御発振器
を前記ローパスフィルタの出力電圧に基づき該リセット
状態の直前の状態で発振させ、該基準クロックが正常に
なったとき、前記位相比較回路からの前記進み情報及び
前記遅れ情報を前記ＬＰＦへ出力する断検出回路を設け
ている。
を解決するために、帰還クロックの位相と基準クロック
の位相とを比較し、その比較結果に基づき進み情報又は
遅れ情報を生成する位相比較回路と、前記進み情報又は
前記遅れ情報を入力して該進み情報又は該遅れ情報に対
応した直流電圧を出力するＬＰＦと、前記ＬＰＦの出力
電圧に応じた周波数の前記帰還クロックを出力するＶＣ
Ｏとを、備えた位相同期回路において、次のような回路
を設けている。即ち、前記基準クロックに断が発生した
とき、該断を検出して前記位相比較回路からの前記進み
情報及び前記遅れ情報を遮断しかつ前記電圧制御発振器
を前記ローパスフィルタの出力電圧に基づき該リセット
状態の直前の状態で発振させ、該基準クロックが正常に
なったとき、前記位相比較回路からの前記進み情報及び
前記遅れ情報を前記ＬＰＦへ出力する断検出回路を設け
ている。
【０００８】第２の発明では、帰還クロックの位相が基
準クロックの位相よりも遅れている場合、該基準クロッ
クのエッジに基づきセットし、かつ該帰還クロックのエ
ッジに基づきリセットすることにより進み情報を生成
し、前記帰還クロックの位相が前記基準クロックの位相
よりも進んでいる場合、該帰還クロックのエッジに基づ
きセットし、かつ該基準クロックのエッジに基づきリセ
ットすることにより遅れ情報を生成するＳＲ−ＦＦを有
する位相比較回路と、第１の発明のＬＰＦと、第１の発
明のＶＣＯと、前記ＶＣＯの出力信号を分周して前記帰
還クロックを生成する分周器とを、備えた位相同期回路
において、次のような回路を設けている。即ち、前記基
準クロックが第１の論理レベルの期間に該基準クロック
よりも高い周波数の検出クロックのパルスをカウント
し、そのカウント数が該基準クロックの第１の論理レベ
ルの所定の期間よりも長い期間に対応して設定されたカ
ウント数に達したとき、前記ＳＲ−ＦＦをリセット状態
に固定しかつ前記ＶＣＯを前記ＬＰＦの出力電圧に基づ
き該リセット状態の直前の状態で発振させ、その後前記
基準クロックが前記第１の論理レベルに対して相補的な
第２の論理レベルに遷移したとき前記リセット状態を解
除する断検出回路を設けている。
準クロックの位相よりも遅れている場合、該基準クロッ
クのエッジに基づきセットし、かつ該帰還クロックのエ
ッジに基づきリセットすることにより進み情報を生成
し、前記帰還クロックの位相が前記基準クロックの位相
よりも進んでいる場合、該帰還クロックのエッジに基づ
きセットし、かつ該基準クロックのエッジに基づきリセ
ットすることにより遅れ情報を生成するＳＲ−ＦＦを有
する位相比較回路と、第１の発明のＬＰＦと、第１の発
明のＶＣＯと、前記ＶＣＯの出力信号を分周して前記帰
還クロックを生成する分周器とを、備えた位相同期回路
において、次のような回路を設けている。即ち、前記基
準クロックが第１の論理レベルの期間に該基準クロック
よりも高い周波数の検出クロックのパルスをカウント
し、そのカウント数が該基準クロックの第１の論理レベ
ルの所定の期間よりも長い期間に対応して設定されたカ
ウント数に達したとき、前記ＳＲ−ＦＦをリセット状態
に固定しかつ前記ＶＣＯを前記ＬＰＦの出力電圧に基づ
き該リセット状態の直前の状態で発振させ、その後前記
基準クロックが前記第１の論理レベルに対して相補的な
第２の論理レベルに遷移したとき前記リセット状態を解
除する断検出回路を設けている。
【０００９】第３の発明では、第２の発明の位相比較回
路と、第２の発明のＬＰＦと、第２の発明のＶＣＯと、
第２の発明の分周器とを、備えた位相同期回路におい
て、次のような回路を設けている。即ち、前記基準クロ
ックが第１の論理レベルの期間に前記ＶＣＯの出力信号
のパルスをカウントし、そのカウント数が該基準クロッ
クの第１の論理レベルの所定の期間よりも長い期間に対
応して設定されたカウント数に達したとき、前記ＳＲ−
ＦＦをリセット状態に固定しかつ前記ＶＣＯを前記ＬＰ
Ｆの出力電圧に基づき該リセット状態の直前の状態で発
振させ、その後前記基準クロックが前記第１の論理レベ
ルに対して相補的な第２の論理レベルに遷移したとき前
記リセット状態を解除する断検出回路を設けている。
路と、第２の発明のＬＰＦと、第２の発明のＶＣＯと、
第２の発明の分周器とを、備えた位相同期回路におい
て、次のような回路を設けている。即ち、前記基準クロ
ックが第１の論理レベルの期間に前記ＶＣＯの出力信号
のパルスをカウントし、そのカウント数が該基準クロッ
クの第１の論理レベルの所定の期間よりも長い期間に対
応して設定されたカウント数に達したとき、前記ＳＲ−
ＦＦをリセット状態に固定しかつ前記ＶＣＯを前記ＬＰ
Ｆの出力電圧に基づき該リセット状態の直前の状態で発
振させ、その後前記基準クロックが前記第１の論理レベ
ルに対して相補的な第２の論理レベルに遷移したとき前
記リセット状態を解除する断検出回路を設けている。
【００１０】第１の発明によれば、以上のようにＰＬＬ
回路を構成したので、定常時において、帰還クロックの
位相と基準クロックの位相とが位相比較回路で比較さ
れ、その比較結果に基づき進み情報又は遅れ情報が生成
される。前記進み情報又は前記遅れ情報はＬＰＦに入力
されて該進み情報又は該遅れ情報に対応した直流電圧が
出力される。前記ＬＰＦの出力電圧に応じた周波数の出
力信号がＶＣＯから出力されて前記帰還クロックとな
る。次に、前記基準クロックに断が発生したとき、断検
出回路は該断を検出して前記位相比較回路からの前記進
み情報及び前記遅れ情報を遮断する。このとき、ＶＣＯ
はＬＰＦの出力電圧に基づき前記遮断状態の直前の状態
で発振している。その後、前記基準クロックが正常にな
ったとき、前記位相比較回路からの前記進み情報及び前
記遅れ情報が前記ＬＰＦへ出力され、定常時と同様に動
作する。第２の発明によれば、定常時において、位相比
較回路中のＳＲ−ＦＦは、帰還クロックの位相が基準ク
ロックの位相よりも遅れている場合、該基準クロックの
エッジに基づきセットし、かつ該帰還クロックのエッジ
に基づきリセットすることにより進み情報を生成し、前
記帰還クロックの位相が前記基準クロックの位相よりも
進んでいる場合、該帰還クロックのエッジに基づきセッ
トし、かつ該基準クロックのエッジに基づきリセットす
ることにより遅れ情報を生成する。
回路を構成したので、定常時において、帰還クロックの
位相と基準クロックの位相とが位相比較回路で比較さ
れ、その比較結果に基づき進み情報又は遅れ情報が生成
される。前記進み情報又は前記遅れ情報はＬＰＦに入力
されて該進み情報又は該遅れ情報に対応した直流電圧が
出力される。前記ＬＰＦの出力電圧に応じた周波数の出
力信号がＶＣＯから出力されて前記帰還クロックとな
る。次に、前記基準クロックに断が発生したとき、断検
出回路は該断を検出して前記位相比較回路からの前記進
み情報及び前記遅れ情報を遮断する。このとき、ＶＣＯ
はＬＰＦの出力電圧に基づき前記遮断状態の直前の状態
で発振している。その後、前記基準クロックが正常にな
ったとき、前記位相比較回路からの前記進み情報及び前
記遅れ情報が前記ＬＰＦへ出力され、定常時と同様に動
作する。第２の発明によれば、定常時において、位相比
較回路中のＳＲ−ＦＦは、帰還クロックの位相が基準ク
ロックの位相よりも遅れている場合、該基準クロックの
エッジに基づきセットし、かつ該帰還クロックのエッジ
に基づきリセットすることにより進み情報を生成し、前
記帰還クロックの位相が前記基準クロックの位相よりも
進んでいる場合、該帰還クロックのエッジに基づきセッ
トし、かつ該基準クロックのエッジに基づきリセットす
ることにより遅れ情報を生成する。
【００１１】次に、基準クロックに断が発生した場合、
断検出回路は前記基準クロックが第１の論理レベルの期
間に検出クロックのパルスをカウントし、そのカウント
数が該基準クロックの第１の論理レベルの定常時の期間
よりも長い期間に対応して設定されたカウント数に達し
たとき、前記ＳＲ−ＦＦをリセット状態に固定し、進み
情報及び遅れ情報が出力されないようにする。このと
き、ＶＣＯはＬＰＦの出力電圧に基づき前記リセット状
態の直前の状態で発振している。そして、基準クロック
のレベルが第１の論理レベルから第２の論理レベルへ遷
移したとき、断検出回路は前記リセット状態を解除す
る。その後、前記ＳＲ−ＦＦは定常時と同様の動作を行
い、進み情報又は遅れ情報を出力する。ＬＰＦは進み情
報又は遅れ情報を入力し、それらを直流電圧レベルに変
換してＶＣＯへ出力する。ＶＣＯは、ＬＰＦの出力電圧
に基づいた周波数の出力信号を出力する。ＶＣＯの出力
信号は分周器で分周されて前記帰還クロックになる。そ
のため、このＰＬＬ回路では、基準クロックに断が発生
しても、基準クロックに対して帰還クロックの同期が取
れていないという問題が発生しない。第３の発明によれ
ば、定常時において、位相比較回路中のＳＲ−ＦＦは、
帰還クロックの位相が基準クロックの位相よりも遅れて
いる場合、該基準クロックのエッジに基づきセットし、
かつ該帰還クロックのエッジに基づきリセットすること
により進み情報を生成し、前記帰還クロックの位相が前
記基準クロックの位相よりも進んでいる場合、該帰還ク
ロックのエッジに基づきセットし、かつ該基準クロック
のエッジに基づきリセットすることにより遅れ情報を生
成する。
断検出回路は前記基準クロックが第１の論理レベルの期
間に検出クロックのパルスをカウントし、そのカウント
数が該基準クロックの第１の論理レベルの定常時の期間
よりも長い期間に対応して設定されたカウント数に達し
たとき、前記ＳＲ−ＦＦをリセット状態に固定し、進み
情報及び遅れ情報が出力されないようにする。このと
き、ＶＣＯはＬＰＦの出力電圧に基づき前記リセット状
態の直前の状態で発振している。そして、基準クロック
のレベルが第１の論理レベルから第２の論理レベルへ遷
移したとき、断検出回路は前記リセット状態を解除す
る。その後、前記ＳＲ−ＦＦは定常時と同様の動作を行
い、進み情報又は遅れ情報を出力する。ＬＰＦは進み情
報又は遅れ情報を入力し、それらを直流電圧レベルに変
換してＶＣＯへ出力する。ＶＣＯは、ＬＰＦの出力電圧
に基づいた周波数の出力信号を出力する。ＶＣＯの出力
信号は分周器で分周されて前記帰還クロックになる。そ
のため、このＰＬＬ回路では、基準クロックに断が発生
しても、基準クロックに対して帰還クロックの同期が取
れていないという問題が発生しない。第３の発明によれ
ば、定常時において、位相比較回路中のＳＲ−ＦＦは、
帰還クロックの位相が基準クロックの位相よりも遅れて
いる場合、該基準クロックのエッジに基づきセットし、
かつ該帰還クロックのエッジに基づきリセットすること
により進み情報を生成し、前記帰還クロックの位相が前
記基準クロックの位相よりも進んでいる場合、該帰還ク
ロックのエッジに基づきセットし、かつ該基準クロック
のエッジに基づきリセットすることにより遅れ情報を生
成する。
【００１２】次に、基準クロックに断が発生した場合、
断検出回路は、前記基準クロックが第１の論理レベルの
期間に前記ＶＣＯの出力信号のパルスをカウントし、そ
のカウント数が該基準クロックの第１の論理レベルの定
常時の期間よりも長い期間に対応して設定されたカウン
ト数に達したとき、前記ＳＲ−ＦＦをリセット状態に固
定し、進み情報及び遅れ情報が出力されないようにす
る。このとき、ＶＣＯはＬＰＦの出力電圧に基づき前記
リセット状態の直前の状態で発振している。そして、基
準クロックのレベルが第１の論理レベルから第２の論理
レベルへ遷移したとき、断検出回路は前記リセット状態
を解除する。その後、前記ＳＲ−ＦＦは、定常時と同様
の動作を行い、進み情報又は遅れ情報を出力する。ＬＰ
Ｆは進み情報又は遅れ情報を入力し、それらを直流電圧
レベルに変換してＶＣＯへ出力する。ＶＣＯは、ＬＰＦ
の出力電圧に基づいた周波数の出力信号を出力する。Ｖ
ＣＯの出力信号は分周器で分周されて前記帰還クロック
になる。そのため、このＰＬＬ回路では、第２の発明と
同様に、基準クロックに断が発生しても、基準クロック
に対して帰還クロックの同期が取れていないという問題
が発生しない。更に、この第３の発明では、第２の発明
の検出クロックとしてＶＣＯの出力信号を用いるので、
小規模の回路で断検出回路が実現する。従って、前記課
題を解決できるのである。
断検出回路は、前記基準クロックが第１の論理レベルの
期間に前記ＶＣＯの出力信号のパルスをカウントし、そ
のカウント数が該基準クロックの第１の論理レベルの定
常時の期間よりも長い期間に対応して設定されたカウン
ト数に達したとき、前記ＳＲ−ＦＦをリセット状態に固
定し、進み情報及び遅れ情報が出力されないようにす
る。このとき、ＶＣＯはＬＰＦの出力電圧に基づき前記
リセット状態の直前の状態で発振している。そして、基
準クロックのレベルが第１の論理レベルから第２の論理
レベルへ遷移したとき、断検出回路は前記リセット状態
を解除する。その後、前記ＳＲ−ＦＦは、定常時と同様
の動作を行い、進み情報又は遅れ情報を出力する。ＬＰ
Ｆは進み情報又は遅れ情報を入力し、それらを直流電圧
レベルに変換してＶＣＯへ出力する。ＶＣＯは、ＬＰＦ
の出力電圧に基づいた周波数の出力信号を出力する。Ｖ
ＣＯの出力信号は分周器で分周されて前記帰還クロック
になる。そのため、このＰＬＬ回路では、第２の発明と
同様に、基準クロックに断が発生しても、基準クロック
に対して帰還クロックの同期が取れていないという問題
が発生しない。更に、この第３の発明では、第２の発明
の検出クロックとしてＶＣＯの出力信号を用いるので、
小規模の回路で断検出回路が実現する。従って、前記課
題を解決できるのである。
【００１３】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＰＬＬ回路の構
成ブロック図である。このＰＬＬ回路は基準クロックＩ
ｂを入力する入力端子ＩＮを有し、該入力端子ＩＮが位
相比較器１１の基準クロック入力端子ＲＩＮに接続され
ている。位相比較器１１は、図３と同様の構成である。
位相比較器１１の進み情報Ｓ１１ｕの出力端子Ｕｏｕｔ
及び遅れ情報Ｓ１１ｄの出力端子Ｄｏｕｔは、ＬＰＦ１
２の進み情報入力端子及び遅れ情報入力端子にそれぞれ
接続されている。ＬＰＦ１２の出力端子は、ＶＣＯ１３
の入力端子に接続されている。ＶＣＯ１３の出力端子
は、出力端子ＯＵＴに接続されると共に、分周器１４の
入力端子に接続されている。分周器４の出力端子は、位
相比較器１１の帰還クロック入力端子ＶＩＮに接続され
ている。更に、入力端子ＩＮは、断検出回路１５の入力
端子に接続されている。断検出回路１５は、基準クロッ
クＩｂに断が発生したとき、この断を検出して位相比較
器１１の動作を止める機能を有している。断検出回路１
５の出力端子は位相比較器１１のリセット入力端子ＤＲ
ＳＴに接続されている。
成ブロック図である。このＰＬＬ回路は基準クロックＩ
ｂを入力する入力端子ＩＮを有し、該入力端子ＩＮが位
相比較器１１の基準クロック入力端子ＲＩＮに接続され
ている。位相比較器１１は、図３と同様の構成である。
位相比較器１１の進み情報Ｓ１１ｕの出力端子Ｕｏｕｔ
及び遅れ情報Ｓ１１ｄの出力端子Ｄｏｕｔは、ＬＰＦ１
２の進み情報入力端子及び遅れ情報入力端子にそれぞれ
接続されている。ＬＰＦ１２の出力端子は、ＶＣＯ１３
の入力端子に接続されている。ＶＣＯ１３の出力端子
は、出力端子ＯＵＴに接続されると共に、分周器１４の
入力端子に接続されている。分周器４の出力端子は、位
相比較器１１の帰還クロック入力端子ＶＩＮに接続され
ている。更に、入力端子ＩＮは、断検出回路１５の入力
端子に接続されている。断検出回路１５は、基準クロッ
クＩｂに断が発生したとき、この断を検出して位相比較
器１１の動作を止める機能を有している。断検出回路１
５の出力端子は位相比較器１１のリセット入力端子ＤＲ
ＳＴに接続されている。
【００１４】図５は、図１中の断検出回路１５の一構成
例を示す回路図である。図１中の入力端子ＩＮは、Ｄ−
ＦＦ１５−１〜１５−ｎ（ｎ；整数）の各リセット端子
Ｒに共通に接続されている。基準クロックＩｂよりも高
い周波数の検出クロックＳ１５ｇを発生する検出用クロ
ック発生器１５ｇｅｎの出力端子は、Ｄ−ＦＦ１５−１
〜１５−ｎの各クロック入力端子ＣＫに共通に接続され
ている。Ｄ−ＦＦ１５−１のデータ入力端子Ｄは、電源
電位Ｖｃｃに接続されている。Ｄ−ＦＦ１５−１の出力
端子Ｑは、Ｄ−ＦＦ１５−２のデータ入力端子Ｄに接続
されている。Ｄ−ＦＦ１５−２の出力端子Ｑは、Ｄ−Ｆ
Ｆ１５−３のデータ入力端子Ｄに接続されている。同様
にして、Ｄ−ＦＦ１５−（ｎ−１）の出力端子Ｑは、Ｄ
−ＦＦ１５−ｎのデータ入力端子Ｄに接続されている。
Ｄ−ＦＦ１５−ｎの出力端子Ｑは、位相比較器１１のリ
セット入力端子ＤＲＳＴに接続されている。この断検出
回路１５は、位相比較器１１が欠落を生じた基準クロッ
クＩｂと帰還クロックＩｆとを位相比較する前に断検出
するように、検出クロックＳ１５ｇの周波数とＤ−ＦＦ
の段数ｎを決定して構成する。本実施形態ではｎ＝４と
する。
例を示す回路図である。図１中の入力端子ＩＮは、Ｄ−
ＦＦ１５−１〜１５−ｎ（ｎ；整数）の各リセット端子
Ｒに共通に接続されている。基準クロックＩｂよりも高
い周波数の検出クロックＳ１５ｇを発生する検出用クロ
ック発生器１５ｇｅｎの出力端子は、Ｄ−ＦＦ１５−１
〜１５−ｎの各クロック入力端子ＣＫに共通に接続され
ている。Ｄ−ＦＦ１５−１のデータ入力端子Ｄは、電源
電位Ｖｃｃに接続されている。Ｄ−ＦＦ１５−１の出力
端子Ｑは、Ｄ−ＦＦ１５−２のデータ入力端子Ｄに接続
されている。Ｄ−ＦＦ１５−２の出力端子Ｑは、Ｄ−Ｆ
Ｆ１５−３のデータ入力端子Ｄに接続されている。同様
にして、Ｄ−ＦＦ１５−（ｎ−１）の出力端子Ｑは、Ｄ
−ＦＦ１５−ｎのデータ入力端子Ｄに接続されている。
Ｄ−ＦＦ１５−ｎの出力端子Ｑは、位相比較器１１のリ
セット入力端子ＤＲＳＴに接続されている。この断検出
回路１５は、位相比較器１１が欠落を生じた基準クロッ
クＩｂと帰還クロックＩｆとを位相比較する前に断検出
するように、検出クロックＳ１５ｇの周波数とＤ−ＦＦ
の段数ｎを決定して構成する。本実施形態ではｎ＝４と
する。
【００１５】図６は、図１の動作を説明するためのタイ
ムチャートであり、縦軸に論理レベル、及び横軸に時間
がとられている。この図を参照しつつ、図１の動作を説
明する。時間ｔ１において、基準クロックＩｂが正常に
入力しているので、４断目のＤ−ＦＦ１５−４の出力信
号Ｓ１５が“Ｈ”になる前に該基準クロックＩｂが
“Ｈ”になり、Ｄ−ＦＦ１５−１〜１５−４がリセット
されるので、Ｄ−ＦＦ１５−４の出力信号Ｓ１５は
“Ｌ”のままである。時間ｔ２において、基準クロック
Ｉｂに欠落が生じると、Ｄ−ＦＦ１５−１〜１５−４が
リセットされないので、Ｄ−ＦＦ１５−４の出力信号Ｓ
１５が“Ｈ”になる。時間ｔ３において、基準クロック
Ｉｂが正常になると、該基準クロックＩｂが“Ｈ”にな
るので、Ｄ−ＦＦ１５−１〜１５−４がリセットされ、
Ｄ−ＦＦ１５−４の出力信号Ｓ１５が“Ｌ”になる。こ
のＰＬＬ回路では、基準クロックＩｂに欠落が生じて
も、位相比較器１１が基準クロックＩｂの立ち下がりと
分周器１４の出力信号Ｓ１４の立ち下がりとの位相差を
検出する前に断検出回路１５から“Ｈ”の断検出信号Ｓ
１５を受取るので、進み情報Ｓ１１ｕ及び遅れ情報Ｓ１
１ｄが出力されない。そのため、ＬＰＦ１２は、基準ク
ロックＩｂが欠落する直前の状態のまま保持され、ＬＰ
Ｆ１２の出力電圧Ｓ１２が固定される。更に、ＶＣＯ１
３も基準クロックＩｂが欠落する直前の状態と同じ周波
数で発振する。従って、ＶＣＯ１３の出力信号Ｓ１３及
び分周器１４の出力信号Ｓ１４は、基準クロックＩｂの
欠落の影響を受けずに安定して出力される。
ムチャートであり、縦軸に論理レベル、及び横軸に時間
がとられている。この図を参照しつつ、図１の動作を説
明する。時間ｔ１において、基準クロックＩｂが正常に
入力しているので、４断目のＤ−ＦＦ１５−４の出力信
号Ｓ１５が“Ｈ”になる前に該基準クロックＩｂが
“Ｈ”になり、Ｄ−ＦＦ１５−１〜１５−４がリセット
されるので、Ｄ−ＦＦ１５−４の出力信号Ｓ１５は
“Ｌ”のままである。時間ｔ２において、基準クロック
Ｉｂに欠落が生じると、Ｄ−ＦＦ１５−１〜１５−４が
リセットされないので、Ｄ−ＦＦ１５−４の出力信号Ｓ
１５が“Ｈ”になる。時間ｔ３において、基準クロック
Ｉｂが正常になると、該基準クロックＩｂが“Ｈ”にな
るので、Ｄ−ＦＦ１５−１〜１５−４がリセットされ、
Ｄ−ＦＦ１５−４の出力信号Ｓ１５が“Ｌ”になる。こ
のＰＬＬ回路では、基準クロックＩｂに欠落が生じて
も、位相比較器１１が基準クロックＩｂの立ち下がりと
分周器１４の出力信号Ｓ１４の立ち下がりとの位相差を
検出する前に断検出回路１５から“Ｈ”の断検出信号Ｓ
１５を受取るので、進み情報Ｓ１１ｕ及び遅れ情報Ｓ１
１ｄが出力されない。そのため、ＬＰＦ１２は、基準ク
ロックＩｂが欠落する直前の状態のまま保持され、ＬＰ
Ｆ１２の出力電圧Ｓ１２が固定される。更に、ＶＣＯ１
３も基準クロックＩｂが欠落する直前の状態と同じ周波
数で発振する。従って、ＶＣＯ１３の出力信号Ｓ１３及
び分周器１４の出力信号Ｓ１４は、基準クロックＩｂの
欠落の影響を受けずに安定して出力される。
【００１６】以上のように、この第１の実施形態では、
ＰＬＬ回路に基準クロックＩｂの欠落を検出する断検出
回路１５を設け、該基準クロックＩｂに欠落が生じて
も、位相比較器１１をリセット状態にしてＶＣＯ１３を
発振させるようにしたので、欠落のない基準クロックＩ
ｂに同期した出力信号Ｓ１３が安定して得られる。又、
基準クロックＩｂが連続的に欠落（本実施形態では
“Ｌ”に固定された信号になる）した場合でも、ＬＰＦ
１２内のキャパシタの電圧降下が殆どないと仮定する
と、数１０ｍｓ〜数ｓの間、ＶＣＯ１３を発振させるこ
とができ、安定した周波数の信号が得られる。
ＰＬＬ回路に基準クロックＩｂの欠落を検出する断検出
回路１５を設け、該基準クロックＩｂに欠落が生じて
も、位相比較器１１をリセット状態にしてＶＣＯ１３を
発振させるようにしたので、欠落のない基準クロックＩ
ｂに同期した出力信号Ｓ１３が安定して得られる。又、
基準クロックＩｂが連続的に欠落（本実施形態では
“Ｌ”に固定された信号になる）した場合でも、ＬＰＦ
１２内のキャパシタの電圧降下が殆どないと仮定する
と、数１０ｍｓ〜数ｓの間、ＶＣＯ１３を発振させるこ
とができ、安定した周波数の信号が得られる。
【００１７】第２の実施形態 図７は、本発明の第２の実施形態を示すＰＬＬ回路の構
成ブロック図であり、図１中の要素と共通の要素には共
通の符号が付されている。このＰＬＬ回路では、ＶＣＯ
１３の出力端子が分周器１４の入力端子に接続されると
共に、断検出回路１５Ａの検出クロック入力端子に接続
されている。他は図１と同様の構成である。図８は、図
７中の断検出回路１５Ａの回路図である。この断検出回
路１５Ａでは、図５に示す断検出回路１５中の検出用ク
ロック発生器１５ｇｅｎの代わりにＶＣＯ１３の出力端
子がＤ−ＦＦ１５−１〜１５−ｎの各クロック入力端子
ＣＫに共通に接続されている。他は図５と同様の構成で
ある。次に、図７の動作を説明する。
成ブロック図であり、図１中の要素と共通の要素には共
通の符号が付されている。このＰＬＬ回路では、ＶＣＯ
１３の出力端子が分周器１４の入力端子に接続されると
共に、断検出回路１５Ａの検出クロック入力端子に接続
されている。他は図１と同様の構成である。図８は、図
７中の断検出回路１５Ａの回路図である。この断検出回
路１５Ａでは、図５に示す断検出回路１５中の検出用ク
ロック発生器１５ｇｅｎの代わりにＶＣＯ１３の出力端
子がＤ−ＦＦ１５−１〜１５−ｎの各クロック入力端子
ＣＫに共通に接続されている。他は図５と同様の構成で
ある。次に、図７の動作を説明する。
【００１８】図７のＰＬＬ回路において、ＶＣＯ１３の
出力信号Ｓ１３が図６中の検出クロックＳ１５ｇと同一
の信号であるとすれば、図１のＰＬＬ回路と同一の動作
を行う。以上のように、この第２の実施形態では、ＶＣ
Ｏ１３の出力信号Ｓ１３を検出用クロックとして用いる
ようにしたので、第１の実施形態における検出用クロッ
ク発生器１５ｇｅｎが不要となり、第１の実施形態より
も回路規模を小さくすることができる。更に、出力信号
Ｓ１３は欠落が生じていないときの基準クロックＩｂに
同期した信号なので、確実に断検出が行われる。尚、本
発明は上記実施形態に限定されず、種々の変形が可能で
ある。その変形例としては、例えば次のようなものがあ
る。
出力信号Ｓ１３が図６中の検出クロックＳ１５ｇと同一
の信号であるとすれば、図１のＰＬＬ回路と同一の動作
を行う。以上のように、この第２の実施形態では、ＶＣ
Ｏ１３の出力信号Ｓ１３を検出用クロックとして用いる
ようにしたので、第１の実施形態における検出用クロッ
ク発生器１５ｇｅｎが不要となり、第１の実施形態より
も回路規模を小さくすることができる。更に、出力信号
Ｓ１３は欠落が生じていないときの基準クロックＩｂに
同期した信号なので、確実に断検出が行われる。尚、本
発明は上記実施形態に限定されず、種々の変形が可能で
ある。その変形例としては、例えば次のようなものがあ
る。
【００１９】（ａ） 断検出回路１５中のＤ−ＦＦの段
数を４段とし、検出用クロックＳ１５ｇの周波数を基準
クロックＩｂの４倍としたが、検出用クロックＳ１５ｇ
の周波数や基準クロックＩｂのデューティ比等に応じて
任意に設定することができる。 （ｂ） 断検出回路１５は、検出用クロックＳ１５ｇを
積分する積分回路、及び該積分回路による積分値と基準
値とを比較する比較器で構成してもよい。
数を４段とし、検出用クロックＳ１５ｇの周波数を基準
クロックＩｂの４倍としたが、検出用クロックＳ１５ｇ
の周波数や基準クロックＩｂのデューティ比等に応じて
任意に設定することができる。 （ｂ） 断検出回路１５は、検出用クロックＳ１５ｇを
積分する積分回路、及び該積分回路による積分値と基準
値とを比較する比較器で構成してもよい。
【００２０】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、ＰＬＬ回路に、基準クロックに断が発生した
とき、該断を検出して位相比較回路からの進み情報及び
遅れ情報を遮断する断検出回路を設け、このとき、ＶＣ
ＯがＬＰＦの出力電圧に基づき該遮断状態の直前の状態
で発振するようにしたので、基準クロックに断が発生し
ても安定した周波数の信号を得ることができる。第２の
発明によれば、ＰＬＬ回路に基準クロックの断を検出ク
ロックを用いて検出する断検出回路を設け、該基準クロ
ックに断が生じても、位相比較器をリセット状態にして
ＶＣＯを発振させるようにしたので、断のない基準クロ
ックに同期した出力信号が安定して得られる。更に、基
準クロックが連続的に欠落した場合でも、ＬＰＦ内のキ
ャパシタの電圧降下が殆どないと仮定すると、数１０ｍ
ｓ〜数ｓの間、ＶＣＯを発振させることができ、安定し
た周波数の信号を得ることができる。第３の発明によれ
ば、第２の発明の検出クロックとしてＶＣＯの出力信号
を用いるようにしたので、第２の発明における断検出回
路よりも回路規模を小さくできる。更に、ＶＣＯの出力
信号は欠落が生じていないときの基準クロックに同期し
た信号なので、確実に断検出を行うことができる。
によれば、ＰＬＬ回路に、基準クロックに断が発生した
とき、該断を検出して位相比較回路からの進み情報及び
遅れ情報を遮断する断検出回路を設け、このとき、ＶＣ
ＯがＬＰＦの出力電圧に基づき該遮断状態の直前の状態
で発振するようにしたので、基準クロックに断が発生し
ても安定した周波数の信号を得ることができる。第２の
発明によれば、ＰＬＬ回路に基準クロックの断を検出ク
ロックを用いて検出する断検出回路を設け、該基準クロ
ックに断が生じても、位相比較器をリセット状態にして
ＶＣＯを発振させるようにしたので、断のない基準クロ
ックに同期した出力信号が安定して得られる。更に、基
準クロックが連続的に欠落した場合でも、ＬＰＦ内のキ
ャパシタの電圧降下が殆どないと仮定すると、数１０ｍ
ｓ〜数ｓの間、ＶＣＯを発振させることができ、安定し
た周波数の信号を得ることができる。第３の発明によれ
ば、第２の発明の検出クロックとしてＶＣＯの出力信号
を用いるようにしたので、第２の発明における断検出回
路よりも回路規模を小さくできる。更に、ＶＣＯの出力
信号は欠落が生じていないときの基準クロックに同期し
た信号なので、確実に断検出を行うことができる。
【図１】本発明の第１の実施形態を示すＰＬＬ回路の構
成ブロック図である。
成ブロック図である。
【図２】従来のＰＬＬ回路の一例を示す構成ブロック図
である。
である。
【図３】図２中の位相比較器の一構成例を示す回路図で
ある。
ある。
【図４】図２の動作を説明するためのタイムチャートで
ある。
ある。
【図５】図１中の断検出回路の一構成例を示す回路図で
ある。
ある。
【図６】図１の動作を説明するためのタイムチャートで
ある。
ある。
【図７】本発明の第２の実施形態を示すＰＬＬ回路の構
成ブロック図である。
成ブロック図である。
【図８】図７中の断検出回路の回路図である。
１１ 位相比較回路 １２ ローパスフィル
タ １３ 電圧制御発振器 １４ 分周器 １５，１５Ａ 断検出回路
タ １３ 電圧制御発振器 １４ 分周器 １５，１５Ａ 断検出回路
Claims (3)
- 【請求項１】 帰還クロックの位相と基準クロックの位
相とを比較し、その比較結果に基づき進み情報又は遅れ
情報を生成する位相比較回路と、 前記進み情報又は前記遅れ情報を入力して該進み情報又
は該遅れ情報に対応した直流電圧を出力するローパスフ
ィルタと、 前記ローパスフィルタの出力電圧に応じた周波数の前記
帰還クロックを出力する電圧制御発振器とを、 備えた位相同期回路において、 前記基準クロックに断が発生したとき、該断を検出して
前記位相比較回路からの前記進み情報及び前記遅れ情報
を遮断しかつ前記電圧制御発振器を前記ローパスフィル
タの出力電圧に基づき該リセット状態の直前の状態で発
振させ、該基準クロックが正常になったとき、前記位相
比較回路からの前記進み情報及び前記遅れ情報を前記ロ
ーパスフィルタへ出力する断検出回路を、 設けたことを特徴とする位相同期回路。 - 【請求項２】 帰還クロックの位相が基準クロックの位
相よりも遅れている場合、該基準クロックのエッジに基
づきセットし、かつ該帰還クロックのエッジに基づきリ
セットすることにより進み情報を生成し、前記帰還クロ
ックの位相が前記基準クロックの位相よりも進んでいる
場合、該帰還クロックのエッジに基づきセットし、かつ
該基準クロックのエッジに基づきリセットすることによ
り遅れ情報を生成するセット／リセット型フリップフロ
ップを有する位相比較回路と、 請求項１記載のローパスフィルタと、 請求項１記載の電圧制御発振器と、 前記電圧制御発振器の出力信号を分周して前記帰還クロ
ックを生成する分周器とを、 備えた位相同期回路において、 前記基準クロックが第１の論理レベルの期間に該基準ク
ロックよりも高い周波数の検出クロックのパルスをカウ
ントし、そのカウント数が該基準クロックの第１の論理
レベルの所定の期間よりも長い期間に対応して設定され
たカウント数に達したとき、前記セット／リセット型フ
リップフロップをリセット状態に固定しかつ前記電圧制
御発振器を前記ローパスフィルタの出力電圧に基づき該
リセット状態の直前の状態で発振させ、その後前記基準
クロックが前記第１の論理レベルに対して相補的な第２
の論理レベルに遷移したとき前記リセット状態を解除す
る断検出回路を、 設けたことを特徴とする位相同期回路。 - 【請求項３】 請求項２記載の位相比較回路と、請求項
２記載のローパスフィルタと、請求項２記載の電圧制御
発振器と、請求項２記載の分周器とを、備えた位相同期
回路において、 前記基準クロックが第１の論理レベルの期間に前記電圧
制御発振器の出力信号のパルスをカウントし、そのカウ
ント数が該基準クロックの第１の論理レベルの所定の期
間よりも長い期間に対応して設定されたカウント数に達
したとき、前記セット／リセット型フリップフロップを
リセット状態に固定しかつ前記電圧制御発振器を前記ロ
ーパスフィルタの出力電圧に基づき該リセット状態の直
前の状態で発振させ、その後前記基準クロックが前記第
１の論理レベルに対して相補的な第２の論理レベルに遷
移したとき前記リセット状態を解除する断検出回路を、
設けたことを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7220021A JPH0964731A (ja) | 1995-08-29 | 1995-08-29 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7220021A JPH0964731A (ja) | 1995-08-29 | 1995-08-29 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964731A true JPH0964731A (ja) | 1997-03-07 |
Family
ID=16744697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7220021A Withdrawn JPH0964731A (ja) | 1995-08-29 | 1995-08-29 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964731A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007129306A (ja) * | 2005-11-01 | 2007-05-24 | Nec Corp | Ｐｌｌ制御回路 |
| JP2007189638A (ja) * | 2006-01-16 | 2007-07-26 | Nec Corp | 位相同期回路 |
| JP2009272766A (ja) * | 2008-05-01 | 2009-11-19 | Fujitsu Ltd | 位相比較器、位相同期回路及び位相比較制御方法 |
| JP2019121927A (ja) * | 2018-01-05 | 2019-07-22 | 日本電波工業株式会社 | クロック切替え装置 |
| JP2022031885A (ja) * | 2018-01-05 | 2022-02-22 | 日本電波工業株式会社 | クロック切替え装置 |
-
1995
- 1995-08-29 JP JP7220021A patent/JPH0964731A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007129306A (ja) * | 2005-11-01 | 2007-05-24 | Nec Corp | Ｐｌｌ制御回路 |
| JP2007189638A (ja) * | 2006-01-16 | 2007-07-26 | Nec Corp | 位相同期回路 |
| JP4654919B2 (ja) * | 2006-01-16 | 2011-03-23 | 日本電気株式会社 | 位相同期回路 |
| JP2009272766A (ja) * | 2008-05-01 | 2009-11-19 | Fujitsu Ltd | 位相比較器、位相同期回路及び位相比較制御方法 |
| US7855580B2 (en) * | 2008-05-01 | 2010-12-21 | Fujitsu Limited | Phase comparator, phase synchronizing circuit, and phase-comparison control method |
| JP2019121927A (ja) * | 2018-01-05 | 2019-07-22 | 日本電波工業株式会社 | クロック切替え装置 |
| JP2022031885A (ja) * | 2018-01-05 | 2022-02-22 | 日本電波工業株式会社 | クロック切替え装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5889828A (en) | Clock reproduction circuit and elements used in the same | |
| US5892380A (en) | Method for shaping a pulse width and circuit therefor | |
| JP2924773B2 (ja) | 位相同期システム | |
| JPH06102964A (ja) | 情報処理システム | |
| EP0952669A1 (en) | Phase comparison circuit | |
| JP4015254B2 (ja) | ロック検出回路及びｐｌｌ周波数シンセサイザ | |
| JPH0964731A (ja) | 位相同期回路 | |
| US6218907B1 (en) | Frequency comparator and PLL circuit using the same | |
| JPH11317729A (ja) | クロックデータリカバリ回路 | |
| JP3181814B2 (ja) | 位相同期回路 | |
| JP2795008B2 (ja) | 位相同期発振回路の耐入力クロック断回路方式 | |
| JP3408921B2 (ja) | 位相同期回路 | |
| US5867545A (en) | Phase-locked loop circuit | |
| JP2006157630A (ja) | Ｐｌｌ回路 | |
| JPH07273643A (ja) | 位相同期回路 | |
| JPS60247330A (ja) | アンロツク検出回路 | |
| JPH10290161A (ja) | Ｐｌｌ回路 | |
| JPH05304468A (ja) | 位相同期ループ回路 | |
| KR20000013403A (ko) | 위상 동기 루프 회로의 위상 락 검출 회로 | |
| JP2910643B2 (ja) | 位相同期回路 | |
| JPH0322706A (ja) | Ｐｌｌ装置 | |
| JP3160904B2 (ja) | 位相同期発振回路装置 | |
| JPH0442617A (ja) | Ｐｌｌ回路 | |
| JPH04301926A (ja) | Ｐｌｌ回路 | |
| JP2000138580A (ja) | プリスケーラ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |