JP3181814B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JP3181814B2 JP3181814B2 JP20218095A JP20218095A JP3181814B2 JP 3181814 B2 JP3181814 B2 JP 3181814B2 JP 20218095 A JP20218095 A JP 20218095A JP 20218095 A JP20218095 A JP 20218095A JP 3181814 B2 JP3181814 B2 JP 3181814B2
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Description
【０００１】
【発明の属する技術分野】本発明は、例えば電話局にお
ける局内回線終端盤等のようなディジタル伝送装置のク
ロック供給装置に用いられる位相同期（Phase-Locked L
oop 、以下、ＰＬＬという）回路に関するものである。
ける局内回線終端盤等のようなディジタル伝送装置のク
ロック供給装置に用いられる位相同期（Phase-Locked L
oop 、以下、ＰＬＬという）回路に関するものである。
【０００２】
【従来の技術】図２は、従来のＰＬＬ回路の一構成例を
示す回路図である。このＰＬＬ回路は基準クロックＲｉ
ｎを入力する入力端子ＩＮを有し、該入力端子ＩＮが位
相比較器１の基準クロック入力端子ＲＩＮに接続されて
いる。位相比較器１の進み情報Ｓ１ｕの出力端子Ｕｏｕ
ｔ及び遅れ情報Ｓ１ｄの出力端子Ｄｏｕｔは、チャージ
ポンプ２の進み情報入力端子及び遅れ情報入力端子にそ
れぞれ接続されている。チャージポンプ２の出力端子
は、ループフィルタ３の入力端子に接続され、該ループ
フィルタ３の出力端子が電圧制御発振器（Voltage Cont
roled Oscillator、以下、ＶＣＯという）４の入力端子
に接続されている。ＶＣＯ４の出力端子は、出力端子Ｏ
ＵＴに接続されると共に、位相比較器１の帰還クロック
入力端子ＶＩＮに接続されている。図３は、図２中の位
相比較器１の一構成例を示す回路図である。
示す回路図である。このＰＬＬ回路は基準クロックＲｉ
ｎを入力する入力端子ＩＮを有し、該入力端子ＩＮが位
相比較器１の基準クロック入力端子ＲＩＮに接続されて
いる。位相比較器１の進み情報Ｓ１ｕの出力端子Ｕｏｕ
ｔ及び遅れ情報Ｓ１ｄの出力端子Ｄｏｕｔは、チャージ
ポンプ２の進み情報入力端子及び遅れ情報入力端子にそ
れぞれ接続されている。チャージポンプ２の出力端子
は、ループフィルタ３の入力端子に接続され、該ループ
フィルタ３の出力端子が電圧制御発振器（Voltage Cont
roled Oscillator、以下、ＶＣＯという）４の入力端子
に接続されている。ＶＣＯ４の出力端子は、出力端子Ｏ
ＵＴに接続されると共に、位相比較器１の帰還クロック
入力端子ＶＩＮに接続されている。図３は、図２中の位
相比較器１の一構成例を示す回路図である。
【０００３】基準クロック入力端子ＲＩＮは遅延フリッ
プフロップ（以下、Ｄ−ＦＦという）１ａのクロック入
力端子ＣＫに接続され、帰還クロック入力端子ＶＩＮが
Ｄ−ＦＦ１ｂのクロック入力端子ＣＫに接続されてい
る。Ｄ−ＦＦ１ａのデータ入力端子Ｄ及びセット入力端
子ＰＲＮは電源電位Ｖｃｃに接続され、同様にＤ−ＦＦ
１ｂのデータ入力端子Ｄ及びセット入力端子ＰＲＮが電
源電位Ｖｃｃに接続されている。Ｄ−ＦＦ１ａの出力端
子Ｑは、インバータ１ｃの入力端子に接続されると共
に、２入力ＮＡＮＤ回路１ｄの第１の入力端子に接続さ
れている。インバータ１ｃの出力端子は、２入力ＮＯＲ
回路１ｅの第１の入力端子に接続されている。Ｄ−ＦＦ
１ｂの出力端子Ｑは、インバータ１ｆの入力端子に接続
されると共に、２入力ＮＡＮＤ回路１ｇの第１の入力端
子に接続されている。インバータ１ｆの出力端子は、２
入力ＮＯＲ回路１ｈの第１の入力端子に接続されてい
る。ＮＡＮＤ回路１ｄの出力端子は３入力ＡＮＤ回路１
ｉの第１の入力端子に接続され、ＮＡＮＤ回路１ｇの出
力端子はＡＮＤ回路１ｉの第２の入力端子に接続されて
いる。リセット入力端子ＤＲＳＴは、ＡＮＤ回路１ｉの
第３の入力端子に接続されている。
プフロップ（以下、Ｄ−ＦＦという）１ａのクロック入
力端子ＣＫに接続され、帰還クロック入力端子ＶＩＮが
Ｄ−ＦＦ１ｂのクロック入力端子ＣＫに接続されてい
る。Ｄ−ＦＦ１ａのデータ入力端子Ｄ及びセット入力端
子ＰＲＮは電源電位Ｖｃｃに接続され、同様にＤ−ＦＦ
１ｂのデータ入力端子Ｄ及びセット入力端子ＰＲＮが電
源電位Ｖｃｃに接続されている。Ｄ−ＦＦ１ａの出力端
子Ｑは、インバータ１ｃの入力端子に接続されると共
に、２入力ＮＡＮＤ回路１ｄの第１の入力端子に接続さ
れている。インバータ１ｃの出力端子は、２入力ＮＯＲ
回路１ｅの第１の入力端子に接続されている。Ｄ−ＦＦ
１ｂの出力端子Ｑは、インバータ１ｆの入力端子に接続
されると共に、２入力ＮＡＮＤ回路１ｇの第１の入力端
子に接続されている。インバータ１ｆの出力端子は、２
入力ＮＯＲ回路１ｈの第１の入力端子に接続されてい
る。ＮＡＮＤ回路１ｄの出力端子は３入力ＡＮＤ回路１
ｉの第１の入力端子に接続され、ＮＡＮＤ回路１ｇの出
力端子はＡＮＤ回路１ｉの第２の入力端子に接続されて
いる。リセット入力端子ＤＲＳＴは、ＡＮＤ回路１ｉの
第３の入力端子に接続されている。
【０００４】ＡＮＤ回路１ｉの出力端子は、Ｄ−ＦＦ１
ａ，１ｂの各リセット入力端子ＣＬＲＮに接続されてい
る。ＮＯＲ回路１ｅの出力端子は、ＮＯＲ回路１ｈの第
２の入力端子及びＮＡＮＤ回路１ｇの第２の入力端子に
接続されると共に、進み情報出力端子ＵＯＵＴに接続さ
れている。ＮＯＲ回路１ｈの出力端子は、ＮＯＲ回路１
ｅの第２の入力端子及びＮＡＮＤ回路１ｄの第２の入力
端子に接続されると共に、インバータ１ｊを介して遅れ
情報出力端子ＤＯＵＴに接続されている。尚、たすきが
け接続されたＮＯＲ回路１ｅ，１ｈでセット／リセット
型フリップフロップ（以下、ＳＲ−ＦＦという）が構成
されている。次に、図２の動作を説明する。位相比較器
１は、基準クロックＲｉｎの位相とＶＣＯ４からの帰還
クロックＳ４の位相とを比較し、帰還クロックＳ４の位
相が基準クロックＲｉｎの位相よりも遅れている場合に
進み情報Ｓ１ｕを出力し、帰還クロックの位相が前記基
準クロックの位相よりも進んでいる場合に遅れ情報Ｓ１
ｄを出力する。チャージポンプ２は、進み情報Ｓ１ｕ又
は遅れ情報Ｓ１ｄを入力し、それらを直流電圧レベルに
変換して出力信号Ｓ２を出力する。ループフィルタ３は
出力信号Ｓ２に含まれる高周波成分を除去して直流電圧
の出力信号Ｓ３を出力する。ＶＣＯ４は、ループフィル
タ３からの出力信号Ｓ３に基づいた周波数の出力信号で
ある前記帰還クロックＳ４を出力する。
ａ，１ｂの各リセット入力端子ＣＬＲＮに接続されてい
る。ＮＯＲ回路１ｅの出力端子は、ＮＯＲ回路１ｈの第
２の入力端子及びＮＡＮＤ回路１ｇの第２の入力端子に
接続されると共に、進み情報出力端子ＵＯＵＴに接続さ
れている。ＮＯＲ回路１ｈの出力端子は、ＮＯＲ回路１
ｅの第２の入力端子及びＮＡＮＤ回路１ｄの第２の入力
端子に接続されると共に、インバータ１ｊを介して遅れ
情報出力端子ＤＯＵＴに接続されている。尚、たすきが
け接続されたＮＯＲ回路１ｅ，１ｈでセット／リセット
型フリップフロップ（以下、ＳＲ−ＦＦという）が構成
されている。次に、図２の動作を説明する。位相比較器
１は、基準クロックＲｉｎの位相とＶＣＯ４からの帰還
クロックＳ４の位相とを比較し、帰還クロックＳ４の位
相が基準クロックＲｉｎの位相よりも遅れている場合に
進み情報Ｓ１ｕを出力し、帰還クロックの位相が前記基
準クロックの位相よりも進んでいる場合に遅れ情報Ｓ１
ｄを出力する。チャージポンプ２は、進み情報Ｓ１ｕ又
は遅れ情報Ｓ１ｄを入力し、それらを直流電圧レベルに
変換して出力信号Ｓ２を出力する。ループフィルタ３は
出力信号Ｓ２に含まれる高周波成分を除去して直流電圧
の出力信号Ｓ３を出力する。ＶＣＯ４は、ループフィル
タ３からの出力信号Ｓ３に基づいた周波数の出力信号で
ある前記帰還クロックＳ４を出力する。
【０００５】
【発明が解決しようとする課題】しかしながら、図２の
ＰＬＬ回路では、次のような課題があった。即ち、図２
中の位相比較器１が図３に示す構成の場合、基準クロッ
クＲｉｎが該基準クロックＲｉｎの周波数よりも低い周
波数のクロック、つまり歯抜け状のクロックが入力した
場合、該位相比較器１が誤動作を起こす可能性があっ
た。図４は、図３の動作を説明するためのタイムチャー
トであり、縦軸に論理レベル、及び横軸に時間がとられ
ている。この図を参照しつつ、従来の位相比較器におい
て、基準クロックＲｉｎに歯抜け（即ち、クロックが断
になる状態) が起こった時の動作を説明する。期間Ｔ１
において、ＳＲ−ＦＦは基準クロックＲｉｎの立上がり
エッジに基づきセットし、該基準クロックＲｉｎの位相
よりも遅れている帰還クロックＳ４の立上がりエッジに
基づきリセットすることにより進み情報Ｓ１ｕを生成す
る。期間ＴＢにおいて、基準クロックＲｉｎに歯抜けが
起こる。
ＰＬＬ回路では、次のような課題があった。即ち、図２
中の位相比較器１が図３に示す構成の場合、基準クロッ
クＲｉｎが該基準クロックＲｉｎの周波数よりも低い周
波数のクロック、つまり歯抜け状のクロックが入力した
場合、該位相比較器１が誤動作を起こす可能性があっ
た。図４は、図３の動作を説明するためのタイムチャー
トであり、縦軸に論理レベル、及び横軸に時間がとられ
ている。この図を参照しつつ、従来の位相比較器におい
て、基準クロックＲｉｎに歯抜け（即ち、クロックが断
になる状態) が起こった時の動作を説明する。期間Ｔ１
において、ＳＲ−ＦＦは基準クロックＲｉｎの立上がり
エッジに基づきセットし、該基準クロックＲｉｎの位相
よりも遅れている帰還クロックＳ４の立上がりエッジに
基づきリセットすることにより進み情報Ｓ１ｕを生成す
る。期間ＴＢにおいて、基準クロックＲｉｎに歯抜けが
起こる。
【０００６】期間Ｔ２において、ＳＲ−ＦＦは帰還クロ
ックＳ４の立上がりエッジに基づきセットし、該帰還ク
ロックＳ４の後に入力する基準クロックＲｉｎの立上が
りエッジに基づきリセットすることにより遅れ情報Ｓ１
ｄの反転信号を生成する。つまり、期間ＴＢにおいて基
準クロックＲｉｎに歯抜けが起ったため、本来進み情報
Ｓ１ｕを生成すべき期間Ｔ２において、遅れ情報Ｓ１ｄ
の反転信号を生成するので、出力信号Ｓ４の周波数の制
御方向が反転し、位相はずれが起きてしまうことにな
る。これは本来ＰＬＬ回路では起こってはならないこと
である。この位相比較器が正常に動作するためには、基
準クロックＲｉｎの立上がり又は立ち下がりのエッジの
後では必ず帰還クロックＳ４のエッジの変化が必要であ
り、帰還クロックＳ４の立上がり又は立ち下がりのエッ
ジの後では、必ず基準クロックＲｉｎのエッジの変化が
必要である。
ックＳ４の立上がりエッジに基づきセットし、該帰還ク
ロックＳ４の後に入力する基準クロックＲｉｎの立上が
りエッジに基づきリセットすることにより遅れ情報Ｓ１
ｄの反転信号を生成する。つまり、期間ＴＢにおいて基
準クロックＲｉｎに歯抜けが起ったため、本来進み情報
Ｓ１ｕを生成すべき期間Ｔ２において、遅れ情報Ｓ１ｄ
の反転信号を生成するので、出力信号Ｓ４の周波数の制
御方向が反転し、位相はずれが起きてしまうことにな
る。これは本来ＰＬＬ回路では起こってはならないこと
である。この位相比較器が正常に動作するためには、基
準クロックＲｉｎの立上がり又は立ち下がりのエッジの
後では必ず帰還クロックＳ４のエッジの変化が必要であ
り、帰還クロックＳ４の立上がり又は立ち下がりのエッ
ジの後では、必ず基準クロックＲｉｎのエッジの変化が
必要である。
【０００７】
【課題を解決するための手段】本発明は、前記課題を解
決するために、帰還クロックの位相が基準クロックの位
相よりも遅れている場合、該基準クロックのエッジに基
づきセットし、かつ該帰還クロックのエッジに基づきリ
セットすることにより進み情報を生成し、前記帰還クロ
ックの位相が前記基準クロックの位相よりも進んでいる
場合、該帰還クロックのエッジに基づきセットし、かつ
該基準クロックのエッジに基づきリセットすることによ
り遅れ情報を生成するＳＲ−ＦＦを有する位相比較回路
と、前記進み情報又は前記遅れ情報を入力し、該進み情
報又は該遅れ情報に対応した直流電圧を出力するチャー
ジポンプと、前記チャージポンプの出力信号に含まれる
高周波成分を除去するフィルタと、前記フィルタの出力
信号に応じた周波数の前記帰還クロックを出力するＶＣ
Ｏとを、備えた位相同期回路において、次のような手段
を設けている。即ち、前記基準クロックが高レベル（以
下、“Ｈ”という）の期間に、該基準クロックよりも高
い周波数の検出クロックのパルス数をカウントし、その
カウント数が該基準クロックの“Ｈ”の定常時の期間よ
りも長い期間に対応して設定されたカウント数に達した
とき、又は前記基準クロックが低レベル（以下、“Ｌ”
という）の期間に、前記検出クロックのパルスをカウン
トし、そのカウント数が該基準クロックの“Ｌ”の定常
時の期間よりも長い期間に対応して設定されたカウント
数に達したとき、前記ＳＲ−ＦＦをリセット状態に固定
し、その後前記基準クロックのレベルが遷移したとき前
記リセット状態を解除する歯抜けクロック検出回路を設
けている。
決するために、帰還クロックの位相が基準クロックの位
相よりも遅れている場合、該基準クロックのエッジに基
づきセットし、かつ該帰還クロックのエッジに基づきリ
セットすることにより進み情報を生成し、前記帰還クロ
ックの位相が前記基準クロックの位相よりも進んでいる
場合、該帰還クロックのエッジに基づきセットし、かつ
該基準クロックのエッジに基づきリセットすることによ
り遅れ情報を生成するＳＲ−ＦＦを有する位相比較回路
と、前記進み情報又は前記遅れ情報を入力し、該進み情
報又は該遅れ情報に対応した直流電圧を出力するチャー
ジポンプと、前記チャージポンプの出力信号に含まれる
高周波成分を除去するフィルタと、前記フィルタの出力
信号に応じた周波数の前記帰還クロックを出力するＶＣ
Ｏとを、備えた位相同期回路において、次のような手段
を設けている。即ち、前記基準クロックが高レベル（以
下、“Ｈ”という）の期間に、該基準クロックよりも高
い周波数の検出クロックのパルス数をカウントし、その
カウント数が該基準クロックの“Ｈ”の定常時の期間よ
りも長い期間に対応して設定されたカウント数に達した
とき、又は前記基準クロックが低レベル（以下、“Ｌ”
という）の期間に、前記検出クロックのパルスをカウン
トし、そのカウント数が該基準クロックの“Ｌ”の定常
時の期間よりも長い期間に対応して設定されたカウント
数に達したとき、前記ＳＲ−ＦＦをリセット状態に固定
し、その後前記基準クロックのレベルが遷移したとき前
記リセット状態を解除する歯抜けクロック検出回路を設
けている。
【０００８】本発明によれば、以上のように位相同期回
路を構成したので、定常時において、位相比較回路中の
ＳＲ−ＦＦは、帰還クロックの位相が基準クロックの位
相よりも遅れている場合、該基準クロックのエッジに基
づきセットし、かつ該帰還クロックのエッジに基づきリ
セットすることにより進み情報を生成し、前記帰還クロ
ックの位相が前記基準クロックの位相よりも進んでいる
場合、該帰還クロックのエッジに基づきセットし、かつ
該基準クロックのエッジに基づきリセットすることによ
り遅れ情報を生成する。次に、基準クロックに歯抜けが
発生した場合、歯抜けクロック検出回路は、基準クロッ
クが“Ｈ”の期間に、検出クロックのパルス数をカウン
トし、そのカウント数が該基準クロックの“Ｈ”の定常
時の期間よりも長い期間に対応して設定されたカウント
数に達したとき、ＳＲ−ＦＦをリセット状態に固定し、
その後基準クロックのレベルが“Ｈ”から“Ｌ”へ遷移
したとき前記リセット状態を解除する。その後、前記Ｓ
Ｒ−ＦＦは、定常時と同様の動作を行う。同様に、歯抜
けクロック検出回路は、前記基準クロックが“Ｌ”の期
間に、前記検出クロックのパルスをカウントし、そのカ
ウント数が該基準クロックの“Ｌ”の定常時の期間より
も長い期間に対応して設定されたカウント数に達したと
き、ＳＲ−ＦＦをリセット状態に固定し、その後基準ク
ロックのレベルが“Ｌ”から“Ｈ”へ遷移したとき前記
リセット状態を解除する。その後、前記ＳＲ−ＦＦは、
定常時と同様の動作を行い、進み情報又は遅れ情報を出
力する。チャージポンプは、進み情報又は遅れ情報を入
力し、それらを直流電圧レベルに変換してフィルタへ出
力する。フィルタはチャージポンプの出力信号に含まれ
る高周波成分を除去して直流電圧の出力信号を出力す
る。ＶＣＯは、フィルタの出力信号に基づいた周波数の
出力信号である前記帰還クロックを出力する。そのた
め、この位相同期回路では、基準クロックに歯抜けが発
生しても、従来のような位相はずれが起こらない。従っ
て、前記課題を解決できるのである。
路を構成したので、定常時において、位相比較回路中の
ＳＲ−ＦＦは、帰還クロックの位相が基準クロックの位
相よりも遅れている場合、該基準クロックのエッジに基
づきセットし、かつ該帰還クロックのエッジに基づきリ
セットすることにより進み情報を生成し、前記帰還クロ
ックの位相が前記基準クロックの位相よりも進んでいる
場合、該帰還クロックのエッジに基づきセットし、かつ
該基準クロックのエッジに基づきリセットすることによ
り遅れ情報を生成する。次に、基準クロックに歯抜けが
発生した場合、歯抜けクロック検出回路は、基準クロッ
クが“Ｈ”の期間に、検出クロックのパルス数をカウン
トし、そのカウント数が該基準クロックの“Ｈ”の定常
時の期間よりも長い期間に対応して設定されたカウント
数に達したとき、ＳＲ−ＦＦをリセット状態に固定し、
その後基準クロックのレベルが“Ｈ”から“Ｌ”へ遷移
したとき前記リセット状態を解除する。その後、前記Ｓ
Ｒ−ＦＦは、定常時と同様の動作を行う。同様に、歯抜
けクロック検出回路は、前記基準クロックが“Ｌ”の期
間に、前記検出クロックのパルスをカウントし、そのカ
ウント数が該基準クロックの“Ｌ”の定常時の期間より
も長い期間に対応して設定されたカウント数に達したと
き、ＳＲ−ＦＦをリセット状態に固定し、その後基準ク
ロックのレベルが“Ｌ”から“Ｈ”へ遷移したとき前記
リセット状態を解除する。その後、前記ＳＲ−ＦＦは、
定常時と同様の動作を行い、進み情報又は遅れ情報を出
力する。チャージポンプは、進み情報又は遅れ情報を入
力し、それらを直流電圧レベルに変換してフィルタへ出
力する。フィルタはチャージポンプの出力信号に含まれ
る高周波成分を除去して直流電圧の出力信号を出力す
る。ＶＣＯは、フィルタの出力信号に基づいた周波数の
出力信号である前記帰還クロックを出力する。そのた
め、この位相同期回路では、基準クロックに歯抜けが発
生しても、従来のような位相はずれが起こらない。従っ
て、前記課題を解決できるのである。
【０００９】
【発明の実施の形態】図１は、本発明の実施形態を示す
位相比較器の構成ブロック図である。この位相比較器
は、従来の図２中の位相比較器１に歯抜けクロック検出
回路５を接続したものである。歯抜けクロック検出回路
５は、基準クロックＲｉｎの入力端子ＲＩＮ及び該基準
クロックＲｉｎよりも高速なクロックである検出クロッ
クDETCK の入力端子ＤＩＮを備えている。又、図１で
は、位相比較器１は、リセット入力端子ＤＲＳＴから歯
抜けクロック検出回路５の出力信号Ｓ５を入力したと
き、初期状態（即ち、進み情報Ｓ１ｕが“Ｌ”、かつ遅
れ情報Ｓ１ｄが“Ｈ”の状態）ヘ戻る構成である。更
に、図示しないが図２と同様に、位相比較器１の進み情
報Ｓ１ｕの出力端子Ｕｏｕｔ及び遅れ情報Ｓ１ｄの出力
端子Ｄｏｕｔは、チャージポンプ２の進み情報入力端子
及び遅れ情報入力端子にそれぞれ接続されている。チャ
ージポンプ２の出力端子は、ループフィルタ３の入力端
子に接続され、該ループフィルタ３の出力端子がＶＣＯ
４の入力端子に接続されている。ＶＣＯ４の出力端子
は、出力端子ＯＵＴに接続されると共に、位相比較器１
の帰還クロック入力端子ＶＩＮに接続されている。
位相比較器の構成ブロック図である。この位相比較器
は、従来の図２中の位相比較器１に歯抜けクロック検出
回路５を接続したものである。歯抜けクロック検出回路
５は、基準クロックＲｉｎの入力端子ＲＩＮ及び該基準
クロックＲｉｎよりも高速なクロックである検出クロッ
クDETCK の入力端子ＤＩＮを備えている。又、図１で
は、位相比較器１は、リセット入力端子ＤＲＳＴから歯
抜けクロック検出回路５の出力信号Ｓ５を入力したと
き、初期状態（即ち、進み情報Ｓ１ｕが“Ｌ”、かつ遅
れ情報Ｓ１ｄが“Ｈ”の状態）ヘ戻る構成である。更
に、図示しないが図２と同様に、位相比較器１の進み情
報Ｓ１ｕの出力端子Ｕｏｕｔ及び遅れ情報Ｓ１ｄの出力
端子Ｄｏｕｔは、チャージポンプ２の進み情報入力端子
及び遅れ情報入力端子にそれぞれ接続されている。チャ
ージポンプ２の出力端子は、ループフィルタ３の入力端
子に接続され、該ループフィルタ３の出力端子がＶＣＯ
４の入力端子に接続されている。ＶＣＯ４の出力端子
は、出力端子ＯＵＴに接続されると共に、位相比較器１
の帰還クロック入力端子ＶＩＮに接続されている。
【００１０】図５は、図１中の歯抜けクロック検出回路
の一構成例を示す回路図である。入力端子ＲＩＮは、Ｄ
−ＦＦ５Ａ１〜５Ａ８の各リセット端子ＣＬＲＮに共通
に接続されると共に、インバータ５ｃを介してＤ−ＦＦ
５Ｂ１〜５Ｂ８の各リセット端子ＣＬＲＮに共通に接続
されている。入力端子ＤＥＴＣＫは、Ｄ−ＦＦ５Ａ１〜
５Ａ８，５Ｂ１〜５Ｂ８の各クロック入力端子ｃｋに共
通に接続されている。Ｄ−ＦＦ５Ａ１のデータ入力端子
Ｄ及びＤ−ＦＦ５Ａ１〜５Ａ８の各セット入力端子ＰＲ
Ｎは、電源電位Ｖｃｃに接続されている。Ｄ−ＦＦ５Ａ
１の出力端子Ｑは、Ｄ−ＦＦ５Ａ２のデータ入力端子Ｄ
に接続されている。Ｄ−ＦＦ５Ａ２の出力端子Ｑは、Ｄ
−ＦＦ５Ａ３のデータ入力端子Ｄに接続されている。Ｄ
−ＦＦ５Ａ３の出力端子Ｑは、Ｄ−ＦＦ５Ａ４のデータ
入力端子Ｄに接続されている。Ｄ−ＦＦ５Ａ４の出力端
子Ｑは、Ｄ−ＦＦ５Ａ５のデータ入力端子Ｄに接続され
ている。Ｄ−ＦＦ５Ａ５の出力端子Ｑは、Ｄ−ＦＦ５Ａ
６のデータ入力端子Ｄに接続されている。Ｄ−ＦＦ５Ａ
６の出力端子Ｑは、Ｄ−ＦＦ５Ａ７のデータ入力端子Ｄ
に接続されている。Ｄ−ＦＦ５Ａ７の出力端子Ｑは、Ｄ
−ＦＦ５Ａ８のデータ入力端子Ｄに接続されている。Ｄ
−ＦＦ５Ａ８の出力端子Ｑは、２入力ＮＯＲ回路５Ｄの
第１の入力端子に接続されている。尚、Ｄ−ＦＦ５Ａ１
〜５Ａ８で、基準クロックＲｉｎが“Ｈ”の期間に、検
出クロックDETCK のパルス数をカウントするシフトレジ
スタ５Ａが構成されている。
の一構成例を示す回路図である。入力端子ＲＩＮは、Ｄ
−ＦＦ５Ａ１〜５Ａ８の各リセット端子ＣＬＲＮに共通
に接続されると共に、インバータ５ｃを介してＤ−ＦＦ
５Ｂ１〜５Ｂ８の各リセット端子ＣＬＲＮに共通に接続
されている。入力端子ＤＥＴＣＫは、Ｄ−ＦＦ５Ａ１〜
５Ａ８，５Ｂ１〜５Ｂ８の各クロック入力端子ｃｋに共
通に接続されている。Ｄ−ＦＦ５Ａ１のデータ入力端子
Ｄ及びＤ−ＦＦ５Ａ１〜５Ａ８の各セット入力端子ＰＲ
Ｎは、電源電位Ｖｃｃに接続されている。Ｄ−ＦＦ５Ａ
１の出力端子Ｑは、Ｄ−ＦＦ５Ａ２のデータ入力端子Ｄ
に接続されている。Ｄ−ＦＦ５Ａ２の出力端子Ｑは、Ｄ
−ＦＦ５Ａ３のデータ入力端子Ｄに接続されている。Ｄ
−ＦＦ５Ａ３の出力端子Ｑは、Ｄ−ＦＦ５Ａ４のデータ
入力端子Ｄに接続されている。Ｄ−ＦＦ５Ａ４の出力端
子Ｑは、Ｄ−ＦＦ５Ａ５のデータ入力端子Ｄに接続され
ている。Ｄ−ＦＦ５Ａ５の出力端子Ｑは、Ｄ−ＦＦ５Ａ
６のデータ入力端子Ｄに接続されている。Ｄ−ＦＦ５Ａ
６の出力端子Ｑは、Ｄ−ＦＦ５Ａ７のデータ入力端子Ｄ
に接続されている。Ｄ−ＦＦ５Ａ７の出力端子Ｑは、Ｄ
−ＦＦ５Ａ８のデータ入力端子Ｄに接続されている。Ｄ
−ＦＦ５Ａ８の出力端子Ｑは、２入力ＮＯＲ回路５Ｄの
第１の入力端子に接続されている。尚、Ｄ−ＦＦ５Ａ１
〜５Ａ８で、基準クロックＲｉｎが“Ｈ”の期間に、検
出クロックDETCK のパルス数をカウントするシフトレジ
スタ５Ａが構成されている。
【００１１】同様に、Ｄ−ＦＦ５Ｂ１のデータ入力端子
Ｄ及びＤ−ＦＦ５Ｂ１〜５Ｂ８の各セット入力端子ＰＲ
Ｎは、電源電位Ｖｃｃに接続されている。Ｄ−ＦＦ５Ｂ
１の出力端子Ｑは、Ｄ−ＦＦ５Ｂ２のデータ入力端子Ｄ
に接続されている。Ｄ−ＦＦ５Ｂ２の出力端子Ｑは、Ｄ
−ＦＦ５Ｂ３のデータ入力端子Ｄに接続されている。Ｄ
−ＦＦ５Ｂ３の出力端子Ｑは、Ｄ−ＦＦ５Ｂ４のデータ
入力端子Ｄに接続されている。Ｄ−ＦＦ５Ｂ４の出力端
子Ｑは、Ｄ−ＦＦ５Ｂ５のデータ入力端子Ｄに接続され
ている。Ｄ−ＦＦ５Ｂ５の出力端子Ｑは、Ｄ−ＦＦ５Ｂ
６のデータ入力端子Ｄに接続されている。Ｄ−ＦＦ５Ｂ
６の出力端子Ｑは、Ｄ−ＦＦ５Ｂ７のデータ入力端子Ｄ
に接続されている。Ｄ−ＦＦ５Ｂ７の出力端子Ｑは、Ｄ
−ＦＦ５Ｂ８のデータ入力端子Ｄに接続されている。Ｄ
−ＦＦ５Ｂ８の出力端子Ｑは、ＮＯＲ回路５Ｄの第２の
入力端子に接続されている。尚、Ｄ−ＦＦ５Ｂ１〜５Ｂ
８及びインバータ５Ｃで、基準クロックＲｉｎが“Ｌ”
の期間に、検出クロックDETCK のパルス数をカウントす
るシフトレジスタ５Ｂが構成されている。ＮＯＲ回路５
Ｄの出力端子は、出力端子ＤＲＳＴに接続されている。
Ｄ及びＤ−ＦＦ５Ｂ１〜５Ｂ８の各セット入力端子ＰＲ
Ｎは、電源電位Ｖｃｃに接続されている。Ｄ−ＦＦ５Ｂ
１の出力端子Ｑは、Ｄ−ＦＦ５Ｂ２のデータ入力端子Ｄ
に接続されている。Ｄ−ＦＦ５Ｂ２の出力端子Ｑは、Ｄ
−ＦＦ５Ｂ３のデータ入力端子Ｄに接続されている。Ｄ
−ＦＦ５Ｂ３の出力端子Ｑは、Ｄ−ＦＦ５Ｂ４のデータ
入力端子Ｄに接続されている。Ｄ−ＦＦ５Ｂ４の出力端
子Ｑは、Ｄ−ＦＦ５Ｂ５のデータ入力端子Ｄに接続され
ている。Ｄ−ＦＦ５Ｂ５の出力端子Ｑは、Ｄ−ＦＦ５Ｂ
６のデータ入力端子Ｄに接続されている。Ｄ−ＦＦ５Ｂ
６の出力端子Ｑは、Ｄ−ＦＦ５Ｂ７のデータ入力端子Ｄ
に接続されている。Ｄ−ＦＦ５Ｂ７の出力端子Ｑは、Ｄ
−ＦＦ５Ｂ８のデータ入力端子Ｄに接続されている。Ｄ
−ＦＦ５Ｂ８の出力端子Ｑは、ＮＯＲ回路５Ｄの第２の
入力端子に接続されている。尚、Ｄ−ＦＦ５Ｂ１〜５Ｂ
８及びインバータ５Ｃで、基準クロックＲｉｎが“Ｌ”
の期間に、検出クロックDETCK のパルス数をカウントす
るシフトレジスタ５Ｂが構成されている。ＮＯＲ回路５
Ｄの出力端子は、出力端子ＤＲＳＴに接続されている。
【００１２】図６は、図１の動作を説明するためのタイ
ムチャートであり、縦軸に論理レベル、及び横軸に時間
がとられている。この図を参照しつつ、図１の動作を説
明する。期間Ｔ１において、従来の図２と同様に、ＳＲ
−ＦＦは基準クロックＲｉｎの立上がりエッジに基づき
セットし、該基準クロックＲｉｎの位相よりも遅れてい
る帰還クロックＳ４の立上がりエッジに基づきリセット
することにより進み情報Ｓ１ｕを生成する。期間ＴＡに
おいて、歯抜けクロック検出回路５は、基準クロックＲ
ｉｎが“Ｈ”の期間に、該基準クロックＲｉｎよりも高
い周波数の検出クロックＤＥＴＣＫのパルス数をカウン
トし、そのカウント数が該基準クロックＲｉｎの“Ｈ”
の定常時の期間よりも長い期間に対応して設定されたカ
ウント数（本実施形態では８）に達したとき、つまり、
基準クロックＲｉｎに歯抜けＴｂが発生したとき、
“Ｌ”の出力信号Ｓ５を出力する。
ムチャートであり、縦軸に論理レベル、及び横軸に時間
がとられている。この図を参照しつつ、図１の動作を説
明する。期間Ｔ１において、従来の図２と同様に、ＳＲ
−ＦＦは基準クロックＲｉｎの立上がりエッジに基づき
セットし、該基準クロックＲｉｎの位相よりも遅れてい
る帰還クロックＳ４の立上がりエッジに基づきリセット
することにより進み情報Ｓ１ｕを生成する。期間ＴＡに
おいて、歯抜けクロック検出回路５は、基準クロックＲ
ｉｎが“Ｈ”の期間に、該基準クロックＲｉｎよりも高
い周波数の検出クロックＤＥＴＣＫのパルス数をカウン
トし、そのカウント数が該基準クロックＲｉｎの“Ｈ”
の定常時の期間よりも長い期間に対応して設定されたカ
ウント数（本実施形態では８）に達したとき、つまり、
基準クロックＲｉｎに歯抜けＴｂが発生したとき、
“Ｌ”の出力信号Ｓ５を出力する。
【００１３】位相比較器１は、リセット入力端子ＤＲＳ
Ｔから出力信号Ｓ５を入力したとき、初期状態ヘ戻り、
進み情報Ｓ１ｕが“Ｌ”、かつ遅れ情報Ｓ１ｄが“Ｈ”
の状態になる。尚、検出クロックDETCK の周波数ｆｈ(H
Z)と基準クロックＲｉｎの周波数fR(HZ)との間に、ｆｈ
＝ｍ・ｆR （ｍは、一般に、８〜１６を選ぶが、整数で
ある必要はない。）なる関係がある場合の検出クロック
ＤＥＴＣＫのカウント数ｎはｍ／２＜ｎ＜ｍと設定すれ
ばよい。期間Ｔ２において、基準クロックＲｉｎが
“Ｈ”から“Ｌ”へ遷移したとき、出力信号Ｓ５が
“Ｈ”になり、再び期間Ｔ１と同様に、ＳＲ−ＦＦは基
準クロックＲｉｎの立上がりエッジに基づきセットし、
該基準クロックＲｉｎの位相よりも遅れている帰還クロ
ックＳ４の立上がりエッジに基づきリセットすることに
より、進み情報Ｓ１ｕを生成する。そして、チャージポ
ンプ２は、進み情報Ｓ１ｕを入力し、それを直流電圧レ
ベルに変換して出力信号Ｓ２を出力する。ループフィル
タ３は出力信号Ｓ２に含まれる高周波成分を除去して直
流電圧の出力信号Ｓ３を出力する。ＶＣＯ４は、ループ
フィルタ３からの出力信号Ｓ３に基づいた周波数の出力
信号である前記帰還クロックＳ４を出力する。
Ｔから出力信号Ｓ５を入力したとき、初期状態ヘ戻り、
進み情報Ｓ１ｕが“Ｌ”、かつ遅れ情報Ｓ１ｄが“Ｈ”
の状態になる。尚、検出クロックDETCK の周波数ｆｈ(H
Z)と基準クロックＲｉｎの周波数fR(HZ)との間に、ｆｈ
＝ｍ・ｆR （ｍは、一般に、８〜１６を選ぶが、整数で
ある必要はない。）なる関係がある場合の検出クロック
ＤＥＴＣＫのカウント数ｎはｍ／２＜ｎ＜ｍと設定すれ
ばよい。期間Ｔ２において、基準クロックＲｉｎが
“Ｈ”から“Ｌ”へ遷移したとき、出力信号Ｓ５が
“Ｈ”になり、再び期間Ｔ１と同様に、ＳＲ−ＦＦは基
準クロックＲｉｎの立上がりエッジに基づきセットし、
該基準クロックＲｉｎの位相よりも遅れている帰還クロ
ックＳ４の立上がりエッジに基づきリセットすることに
より、進み情報Ｓ１ｕを生成する。そして、チャージポ
ンプ２は、進み情報Ｓ１ｕを入力し、それを直流電圧レ
ベルに変換して出力信号Ｓ２を出力する。ループフィル
タ３は出力信号Ｓ２に含まれる高周波成分を除去して直
流電圧の出力信号Ｓ３を出力する。ＶＣＯ４は、ループ
フィルタ３からの出力信号Ｓ３に基づいた周波数の出力
信号である前記帰還クロックＳ４を出力する。
【００１４】以上のように、本実施形態では、期間ＴＡ
のように、基準クロックＲｉｎに歯抜けＴＢが発生した
とき、歯抜けクロック検出回路５は“Ｌ”の出力信号Ｓ
５を出力する。位相比較器１は、リセット入力端子ＤＲ
ＳＴから“Ｌ”の出力信号Ｓ５を入力して初期状態ヘ戻
り、進み情報Ｓ１ｕが“Ｌ”、かつ遅れ情報Ｓ１ｄが
“Ｈ”の状態になる。そのため、期間Ｔ２において、基
準クロックＲｉｎが“Ｈ”から“Ｌ”へ遷移しても、位
相比較器１は、誤動作することなく、正常に動作する。
尚、本発明は上記実施形態に限定されず、種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。
のように、基準クロックＲｉｎに歯抜けＴＢが発生した
とき、歯抜けクロック検出回路５は“Ｌ”の出力信号Ｓ
５を出力する。位相比較器１は、リセット入力端子ＤＲ
ＳＴから“Ｌ”の出力信号Ｓ５を入力して初期状態ヘ戻
り、進み情報Ｓ１ｕが“Ｌ”、かつ遅れ情報Ｓ１ｄが
“Ｈ”の状態になる。そのため、期間Ｔ２において、基
準クロックＲｉｎが“Ｈ”から“Ｌ”へ遷移しても、位
相比較器１は、誤動作することなく、正常に動作する。
尚、本発明は上記実施形態に限定されず、種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。
【００１５】（ａ） 実施形態では、基準クロックＲｉ
ｎが“Ｈ”の期間において歯抜けＴＢが発生する例を説
明したが、該基準クロックＲｉｎが“Ｌ”の期間におい
て歯抜けが発生した場合でも本発明が同様に適用され
る。 （ｂ） 本発明は、ディジタル伝送装置において、用い
られることのある高速クロック（ａ（Hz））に、それよ
りも低速な低速クロック（ｂ（Hz））（この時、ａとｂ
にはａ＝ｎ・ｂなる関係が成立していることが必要であ
り、ｎは整数）を時分割的に多重されたものから、高速
クロック成分のみを抽出し、ＰＬＬ回路を高速クロック
に同期させることが可能になる。
ｎが“Ｈ”の期間において歯抜けＴＢが発生する例を説
明したが、該基準クロックＲｉｎが“Ｌ”の期間におい
て歯抜けが発生した場合でも本発明が同様に適用され
る。 （ｂ） 本発明は、ディジタル伝送装置において、用い
られることのある高速クロック（ａ（Hz））に、それよ
りも低速な低速クロック（ｂ（Hz））（この時、ａとｂ
にはａ＝ｎ・ｂなる関係が成立していることが必要であ
り、ｎは整数）を時分割的に多重されたものから、高速
クロック成分のみを抽出し、ＰＬＬ回路を高速クロック
に同期させることが可能になる。
【００１６】
【発明の効果】以上詳細に説明したように、本発明によ
れば、帰還クロックの位相が基準クロックの位相よりも
遅れている場合、該基準クロックのエッジに基づきセッ
トし、該帰還クロックのエッジに基づきリセットするこ
とにより進み情報を生成し、前記帰還クロックの位相が
前記基準クロックの位相よりも進んでいる場合、該帰還
クロックのエッジに基づきセットし、該基準クロックの
エッジに基づきリセットすることにより遅れ情報を生成
するセット／リセット型フリップフロップを有する位相
比較回路を用いている場合、基準クロックに歯抜け（即
ち、断）が発生しても、前記位相比較回路に対してリセ
ットを掛けて初期状態に戻す歯抜けクロック検出回路を
設けたので、該位相比較回路が誤動作することを防止で
きる。更に、この歯抜けクロック検出回路を設けること
によって、該位相比較回路を用いたＰＬＬ回路が基準ク
ロックの歯抜けにより擾乱することなく、安定に動作で
きる。
れば、帰還クロックの位相が基準クロックの位相よりも
遅れている場合、該基準クロックのエッジに基づきセッ
トし、該帰還クロックのエッジに基づきリセットするこ
とにより進み情報を生成し、前記帰還クロックの位相が
前記基準クロックの位相よりも進んでいる場合、該帰還
クロックのエッジに基づきセットし、該基準クロックの
エッジに基づきリセットすることにより遅れ情報を生成
するセット／リセット型フリップフロップを有する位相
比較回路を用いている場合、基準クロックに歯抜け（即
ち、断）が発生しても、前記位相比較回路に対してリセ
ットを掛けて初期状態に戻す歯抜けクロック検出回路を
設けたので、該位相比較回路が誤動作することを防止で
きる。更に、この歯抜けクロック検出回路を設けること
によって、該位相比較回路を用いたＰＬＬ回路が基準ク
ロックの歯抜けにより擾乱することなく、安定に動作で
きる。
【図１】本発明の実施形態の位相比較器の回路図であ
る。
る。
【図２】従来のＰＬＬ回路の構成ブロック図である。
【図３】図２中の位相比較器の回路図である。
【図４】図３のタイムチャートである。
【図５】図１中の歯抜けクロック検出回路の回路図であ
る。
る。
【図６】図１のタイムチャートである。
１ 位相比較回路 ２ チャージポンプ ３ ループフィルタ ４ 電圧制御発振器 ５ 歯抜けクロック検出
回路 １ｅ，１ｈ ＮＯＲ回路
回路 １ｅ，１ｈ ＮＯＲ回路
フロントページの続き (56)参考文献 特開 平８−18447（ＪＰ，Ａ) 実開 平５−68132（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/14
Claims (1)
- 【請求項１】 帰還クロックの位相が基準クロックの位
相よりも遅れている場合、該基準クロックのエッジに基
づきセットし、かつ該帰還クロックのエッジに基づきリ
セットすることにより進み情報を生成し、前記帰還クロ
ックの位相が前記基準クロックの位相よりも進んでいる
場合、該帰還クロックのエッジに基づきセットし、かつ
該基準クロックのエッジに基づきリセットすることによ
り遅れ情報を生成するセット／リセット型フリップフロ
ップを有する位相比較回路と、 前記進み情報又は前記遅れ情報を入力し、該進み情報又
は該遅れ情報に対応した直流電圧を出力するチャージポ
ンプと、 前記チャージポンプの出力信号に含まれる高周波成分を
除去するフィルタと、 前記フィルタの出力信号に応じた周波数の前記帰還クロ
ックを出力する電圧制御発振器とを、 備えた位相同期回路において、 前記基準クロックが高レベルの期間に、該基準クロック
よりも高い周波数の検出クロックのパルス数をカウント
し、そのカウント数が該基準クロックの高レベルの定常
時の期間よりも長い期間に対応して設定されたカウント
数に達したとき、又は前記基準クロックが低レベルの期
間に、前記検出クロックのパルスをカウントし、そのカ
ウント数が該基準クロックの低レベルの定常時の期間よ
りも長い期間に対応して設定されたカウント数に達した
とき、前記セット／リセット型フリップフロップをリセ
ット状態に固定し、その後前記基準クロックのレベルが
遷移したとき前記リセット状態を解除する歯抜けクロッ
ク検出回路を、 設けたことを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20218095A JP3181814B2 (ja) | 1995-08-08 | 1995-08-08 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20218095A JP3181814B2 (ja) | 1995-08-08 | 1995-08-08 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0951267A JPH0951267A (ja) | 1997-02-18 |
| JP3181814B2 true JP3181814B2 (ja) | 2001-07-03 |
Family
ID=16453291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20218095A Expired - Fee Related JP3181814B2 (ja) | 1995-08-08 | 1995-08-08 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3181814B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4232120B2 (ja) | 2006-12-22 | 2009-03-04 | 日本電気株式会社 | Ｐｌｌ回路及びディスク装置 |
| JP4868454B2 (ja) * | 2007-05-29 | 2012-02-01 | 富士通株式会社 | Ｃｐ出力型位相比較器の制御方法及びｃｐ出力型位相比較器 |
| JP5213264B2 (ja) * | 2009-06-24 | 2013-06-19 | 株式会社アドバンテスト | Ｐｌｌ回路 |
| JP5811914B2 (ja) | 2012-03-19 | 2015-11-11 | 富士通株式会社 | 位相同期回路および位相比較方法 |
-
1995
- 1995-08-08 JP JP20218095A patent/JP3181814B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0951267A (ja) | 1997-02-18 |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010410 |
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