JP3408921B2 - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JP3408921B2 JP3408921B2 JP11068696A JP11068696A JP3408921B2 JP 3408921 B2 JP3408921 B2 JP 3408921B2 JP 11068696 A JP11068696 A JP 11068696A JP 11068696 A JP11068696 A JP 11068696A JP 3408921 B2 JP3408921 B2 JP 3408921B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- edge detection
- phase
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えば時分割多重
の伝送路等からクロックを入力し、自走発振状態から伝
送路従属状態に切り替えて動作する機能を有する位相同
期回路（以下、ＰＬＬ回路という）に関するものであ
る。 【０００２】 【従来の技術】図２は、従来のＰＬＬ回路の一例を示す
構成図である。このＰＬＬ回路は、伝送路からの入力ク
ロックＣＫを入力する入力端子ＩＮ１を有している。入
力端子ＩＮ１は、位相比較器１の基準クロック入力端子
に接続されている。位相比較器１は、入力クロックＣＫ
の位相と帰還クロックＳ７の位相とを比較して位相差信
号に対応した出力電圧Ｓ１を生成する機能を有してい
る。位相比較器１の出力端子は、位相比較器１の出力電
圧Ｓ１を平滑化するループフィルタ（以下、ＬＰＦとい
う）２の第１の入力端子に接続されている。又、このＰ
ＬＬ回路は、所定の基準電圧Ｓ３を発生する基準電圧発
生回路３を有している。基準電圧発生回路３の出力端子
は、ＬＰＦ２の第２の入力端子に接続されている。ＬＰ
Ｆ２は、例えば演算増幅器（以下、オペアンプという）
等を用いた積分回路で構成され、出力電圧Ｓ１と基準電
圧Ｓ３との差分を平滑化して出力する機能を有してい
る。ＬＰＦ２の出力端子は、選択手段（例えば、アナロ
グセレクタ）４の第１の入力端子に接続されている。
又、前記基準電圧発生回路３の出力端子は、アナログセ
レクタ４の第２の入力端子に接続されている。アナログ
セレクタ４は、例えばアナログスイッチ等で構成され、
入力端子ＩＮ２から入力される選択信号ｓｅｌに基づい
てＬＰＦ２の出力信号Ｓ２又は基準電圧発生回路３の基
準電圧Ｓ３を選択する機能を有している。 【０００３】アナログセレクタ４の出力端子は、該アナ
ログセレクタ４の出力信号Ｓ４に基づいて発振周波数が
制御される電圧制御発振器（以下、ＶＣＯという）５の
入力端子に接続され、該ＶＣＯ５の出力端子が１／２分
周カウンタ６の入力端子に接続されている。１／２分周
カウンタ６の出力端子は、１／Ｎ分周カウンタ７の入力
端子に接続されている。ここで、Ｎは例えば1000のよう
な整数であり、１／Ｎ分周カウンタ７は、１／２分周カ
ウンタ６の出力信号Ｓ６を1/1000分周して前記帰還クロ
ックＳ７を生成する機能を有している。１／Ｎ分周カウ
ンタ７の出力端子は、位相比較器１の帰還クロック入力
端子に接続されている。次に、図２の動作を説明する。
自走発振状態の時、アナログセレクタ４は、選択信号ｓ
ｅｌに基づいて基準電圧Ｓ３を選択してＶＣＯ５へ入力
する。ＶＣＯ５は、基準電圧Ｓ３に応じた周波数の出力
信号Ｓ５を生成する。出力信号Ｓ５は１／２分周カウン
タ６に入力されて１／２分周され、該１／２分周カウン
タ６の出力信号Ｓ６が図示しない出力端子から出力され
る。一方、伝送路従属状態になった時、アナログセレク
タ４は、選択信号ｓｅｌに基づいてＬＰＦ２の出力信号
Ｓ２を選択してＶＣＯ５へ入力する。ＶＣＯ５は、出力
信号Ｓ２の電圧に応じた周波数の出力信号Ｓ５を生成す
る。出力信号Ｓ５は１／２分周カウンタ６に入力されて
１／２分周され、出力信号Ｓ６が図示しない出力端子か
ら出力されると共に、１／Ｎ分周カウンタ７に入力され
る。１／Ｎ分周カウンタ７は出力信号Ｓ６を1/1000分周
して帰還クロックＳ７を生成し、位相比較器１へ入力す
る。位相比較器１は入力クロックＣＫの位相と帰還クロ
ックＳ７の位相とを比較して位相差信号に対応した出力
電圧Ｓ１を生成し、ＬＰＦ２へ出力する。 【０００４】 【発明が解決しようとする課題】しかしながら、図２の
ＰＬＬ回路では、次のような課題があった。即ち、従来
の図２のＰＬＬ回路では、自走発振状態から伝送路従属
状態への切り替える時、アナログセレクタ４によってＶ
ＣＯ５の入力を基準電圧Ｓ３からＬＰＦ２の出力電圧
（即ち、出力信号Ｓ２）に切り替えるだけであった。そ
のため、自走発振状態から伝送路従属状態へ切り替える
際、入力クロックＣＫと帰還クロックＳ７との位相差は
不定であり、０度から３６０度の範囲になる。この位相
差が大きい場合には、位相引き込み動作にかなりの時間
を要し、出力信号Ｓ６に基づいて動作する装置に動作の
異常が発生するという問題があった。 【０００５】 【課題を解決するための手段】本発明は、前記課題を解
決するために、デューティ比50％の入力クロックのエッ
ジの位相と帰還クロックのエッジの位相とを比較し、そ
の比較結果に基づいた位相差信号に対応した出力電圧を
生成する位相比較器と、前記位相比較器の出力電圧を平
滑化するＬＰＦと、所定の基準電圧を発生する基準電圧
発生手段と、伝送路従属状態の時に前記ＬＰＦの出力電
圧を外部から入力された選択信号に基づいて選択して出
力し、自走発振状態の時に前記基準電圧発生手段の基準
電圧を該選択信号に基づいて選択して出力する選択手段
と、前記選択手段から出力された前記ＬＰＦの出力電圧
又は前記基準電圧に応じた周波数の出力信号を生成する
ＶＣＯと、前記ＶＣＯの出力信号を１／２分周してデュ
ーティ比50％の出力信号を生成する第１の分周カウンタ
と、前記第１の分周カウンタの出力信号を所定の分周比
で分周し、前記入力クロックと同一の周波数及び位相の
前記帰還クロックを生成する第２の分周カウンタとを、
備えたＰＬＬ回路において、次のような回路を設けてい
る。 【０００６】即ち、前記入力クロックの１周期毎に前記
第１の分周カウンタの出力信号のエッジを検出し、第１
のエッジ検出信号を生成する第１のエッジ検出回路と、
前記自走発振状態から前記伝送路従属状態に遷移した
後、前記帰還クロックのエッジを検出して該帰還クロッ
クの１周期の長さを有する第２のエッジ検出信号を生成
する第２のエッジ検出回路と、前記第１のエッジ検出信
号が生成され、かつ前記第２のエッジ検出信号が生成さ
れた時、前記第２の分周カウンタに対して前記第１の分
周カウンタの出力信号のカウントを前記入力クロックの
立ち上がり又は立ち下がりと前記第１のエッジ検出信号
の立ち上がり又は立ち下がりとの位相差に応じた設定値
から開始するためのロード信号を送出するロード回路と
を、設けている。本発明によれば、以上のようにＰＬＬ
回路を構成したので、自走発振状態では、選択手段は、
選択信号に基づいて基準電圧を選択してＶＣＯへ入力す
る。ＶＣＯは、前記基準電圧に応じた周波数の出力信号
を生成する。この出力信号は第１の分周カウンタに入力
されて１／２分周され、該第１の分周カウンタの出力信
号が外部の装置に供給されると共に、第２の分周カウン
タへ入力される。第２の分周カウンタは第１の分周カウ
ンタの出力信号を所定の分周比で分周し、位相比較器へ
入力する。この自走発振状態の時、入力クロックと帰還
クロックとの位相差は不定である。 【０００７】伝送路従属状態に遷移すると、選択手段
は、選択信号に基づいてＬＰＦの出力電圧を選択してＶ
ＣＯへ入力する。ＶＣＯは、ＬＰＦの出力電圧に応じた
周波数の出力信号を生成する。この出力信号は第１の分
周カウンタに入力されて１／２分周され、該第１の分周
カウンタの出力信号が外部の装置に供給されると共に、
第２の分周カウンタへ入力される。一方、第１のエッジ
検出回路において、前記第１の分周カウンタの出力信号
のエッジが前記入力クロックの１周期毎に検出され、第
１のエッジ検出信号が生成される。又、第２のエッジ検
出回路において、前記帰還クロックのエッジが検出さ
れ、該帰還クロックの１周期の長さを有する第２のエッ
ジ検出信号が生成される。そして、前記第１のエッジ検
出信号が出力され、かつ前記第２のエッジ検出信号が出
力された時、ロード信号がロード回路から第２の分周カ
ウンタに対して送出される。すると、第１の分周カウン
タの出力信号は、第２の分周カウンタにおいて設定値か
ら最終値までカウントされ、前記入力クロックと同一の
周波数及び位相の前記帰還クロックが生成されて位相比
較器へ入力される。従って、前記課題を解決できるので
ある。 【０００８】 【発明の実施の形態】図１は、本発明の実施形態を示す
ＰＬＬ回路の構成図である。このＰＬＬ回路は、伝送路
からの入力クロックＣＫを入力する入力端子ＩＮ１を有
している。入力端子ＩＮ１は、位相比較器１１の基準ク
ロック入力端子に接続されている。位相比較器１１は、
クロックＣＫの位相と帰還クロックＳ１７の位相とを比
較して位相差信号に対応した出力電圧Ｓ１１を生成する
機能を有している。位相比較器１１の出力端子は、該位
相比較器１１の出力電圧Ｓ１１を平滑化するＬＰＦ１２
の第１の入力端子に接続されている。又、このＰＬＬ回
路は、所定の基準電圧Ｓ１３を発生する基準電圧発生回
路１３を有している。基準電圧発生回路１３の出力端子
は、ＬＰＦ１２の第２の入力端子に接続されている。Ｌ
ＰＦ１２は、例えばオペアンプ等を用いた積分回路で構
成され、出力電圧Ｓ１１と基準電圧Ｓ１３との差分を平
滑化して出力する機能を有している。ＬＰＦ１２の出力
端子は、アナログセレクタ１４の第１の入力端子に接続
されている。又、前記基準電圧発生回路１３の出力端子
は、アナログセレクタ１４の第２の入力端子に接続され
ている。アナログセレクタ１４は、例えばアナログスイ
ッチ等で構成され、入力端子ＩＮ２からの選択信号ｓｅ
ｌに基づいてＬＰＦ１２の出力信号Ｓ１２又は前記基準
電圧発生回路１３の基準電圧Ｓ１３を選択する機能を有
している。 【０００９】アナログセレクタ１４の出力端子は、該ア
ナログセレクタ１４の出力信号Ｓ１４に基づいて発振周
波数が制御されるＶＣＯ１５の入力端子に接続され、該
ＶＣＯ１５の出力端子が第１の分周カウンタである１／
２分周カウンタ１６の入力端子に接続されている。１／
２分周カウンタ１６の出力端子は、第２の分周カウンタ
である１／Ｎ分周カウンタ１７の入力端子に接続される
と共に、エッジ検出回路１８のクロック入力端子ｃｋに
接続されている。ここで、Ｎは例えば1000のような整数
であり、１／Ｎ分周カウンタ１７は、１／２分周カウン
タ１６の出力信号Ｓ１６を1/1000分周して前記帰還クロ
ックＳ１７を生成する機能を有している。１／Ｎ分周カ
ウンタ１７の出力端子は、位相比較器１１の帰還クロッ
ク入力端子に接続されると共に、エッジ検出回路１９の
クロック入力端子ｃｋに接続されている。 【００１０】一方、入力端子ＩＮ１は第１のエッジ検出
回路１８のデータ入力端子に接続され、入力端子ＩＮ２
が第２のエッジ検出回路１９のデータ入力端子に接続さ
れている。更に、エッジ検出回路１８の出力端子はロー
ド回路である２入力ＡＮＤ回路２０の第１の入力端子に
接続され、エッジ検出回路１９の出力端子が該ＡＮＤ回
路２０の第２の入力端子に接続されている。エッジ検出
回路１８は、入力クロックＣＫの１周期毎に１／２分周
カウンタ１６の出力信号Ｓ１６のエッジを検出し、エッ
ジ検出信号Ｓ１８を生成する機能を有している。又、エ
ッジ検出回路１９は、伝送路従属状態になった後、即ち
選択信号ｓｅｌが低レベル（以下、“Ｌ”という）から
高レベル（以下、“Ｈ”という）に遷移した時、帰還ク
ロックＳ１７のエッジを検出して該帰還クロックＳ１７
の１周期の長さを有するエッジ検出信号Ｓ１９を出力す
る機能を有している。ＡＮＤ回路２０は、エッジ検出回
路１８の出力信号（即ち、第１のエッジ検出信号）Ｓ１
８とエッジ検出回路１９の出力信号（即ち、第２のエッ
ジ検出信号）Ｓ１９との論理積をとり、ロード信号Ｓ２
０として出力する機能を有している。ＡＮＤ回路２０の
出力端子は、１／Ｎ分周カウンタ１７のロード端子に接
続されている。 【００１１】図３は、図１中のエッジ検出回路１８の回
路図である。このエッジ検出回路１８は、入力クロック
ＣＫを入力して反転するインバータ１８ａを有してい
る。インバータ１８ａの出力端子は、遅延フリップフロ
ップ（以下、Ｄ−ＦＦという）１８ｂのデータ入力端子
に接続されている。Ｄ−ＦＦ１８ｂの出力端子は、Ｄ−
ＦＦ１８ｃのデータ入力端子に接続されると共に、２入
力ＡＮＤ回路１８ｄの第１の入力端子に接続されてい
る。Ｄ−ＦＦ１８ｃの出力端子はインバータ１８ｅの入
力端子に接続され、該インバータ１８ｅの出力端子がＡ
ＮＤ回路１８ｄの第２の入力端子に接続されている。Ｄ
−ＦＦ１８ｂ，１８ｃの各クロック入力端子には、１／
２分周カウンタ１６の出力信号Ｓ１６が入力されるよう
になっている。ＡＮＤ回路１８ｄの出力端子からは、エ
ッジ検出信号Ｓ１８が出力されるようになっている。 【００１２】図４は、図１中のエッジ検出回路１９の回
路図である。このエッジ検出回路１９は、Ｄ−ＦＦ１９
ａを有している。Ｄ−ＦＦ１９ａのデータ入力端子に
は、選択信号ｓｅｌが入力されるようになっている。Ｄ
−ＦＦ１９ａの出力端子は、Ｄ−ＦＦ１９ｂのデータ入
力端子に接続されると共に、２入力ＡＮＤ回路１９ｃの
第１の入力端子に接続されている。Ｄ−ＦＦ１９ｂの出
力端子はインバータ１９ｄの入力端子に接続され、該イ
ンバータ１９ｄの出力端子がＡＮＤ回路１９ｃの第２の
入力端子に接続されている。Ｄ−ＦＦ１９ａ，１９ｂの
各クロック入力端子には、１／Ｎ分周カウンタ１７の出
力信号（即ち、帰還クロックＳ１７）が入力されるよう
になっている。ＡＮＤ回路１９ｃの出力端子からは、エ
ッジ検出信号Ｓ１９が出力されるようになっている。図
５は、図１の動作を説明するためのタイムチャート
（１）であり、縦軸に論理レベル、及び横軸に時間がと
られている。この図を参照しつつ、図１の動作を説明す
る。 【００１３】自走発振状態 アナログセレクタ１４は、選択信号ｓｅｌに基づいて基
準電圧Ｓ１３を選択してＶＣＯ１５へ入力する。ＶＣＯ
１５は、基準電圧Ｓ１３に応じた周波数の出力信号Ｓ１
５を生成する。出力信号Ｓ１５は１／２分周カウンタ１
６に入力されて１／２分周され、該１／２分周カウンタ
１６の出力信号Ｓ１６が図示しない出力端子から出力さ
れる。この時、入力クロックＣＫと帰還クロックＳ１７
との位相差は不定である。 【００１４】伝送路従属状態 時刻ｔ０において、選択信号ｓｅｌが“Ｌ”から“Ｈ”
になり、自走発振状態から伝送路従属状態に切り替わ
る。すると、ＶＣＯ１５の入力信号は、アナログセレク
タ１４によって基準電圧Ｓ１３からＬＰＦ１２の出力信
号Ｓ１２に切り替わる。時刻ｔ１において、エッジ検出
信号Ｓ１９は、帰還クロックＳ１７の立ち上がりに同期
して“Ｌ”から“Ｈ”に遷移する。時間ｔ２において、
エッジ検出回路１８は、エッジ検出信号Ｓ１８を出力す
る。この時、ＡＮＤ回路２０からロード信号Ｓ２０が出
力される。すると、分周カウンタ１７はロード信号Ｓ２
０の立ち下がりに同期してリセットされ、１／２分周カ
ウンタ１６の出力信号Ｓ１６のカウントを入力クロック
ＣＫの立ち下がりとエッジ検出信号Ｓ１８の立ち下がり
との位相差に応じた設定値（本実施形態では５０２）か
ら開始する。 【００１５】時間ｔ３において、１／Ｎ分周カウンタ１
７は、出力信号Ｓ１６を５０２からＮ（本実施形態では
1000）までカウントする。時刻ｔ４において、１／Ｎ分
周カウンタ１７は出力信号Ｓ１６のカウントを終了し、
出力信号（即ち、帰還クロックＳ１７）を“Ｌ”から
“Ｈ”に遷移する。ここで、帰還クロックＳ１７が入力
クロックＣＫと同一の位相になる。時刻ｔ５において、
帰還クロックＳ１７は、入力クロックＣＫの立ち下がり
と同一の位相で立ち下がる。つまり、入力クロックＣＫ
と帰還クロックＳ１７との位相差は０度になる。図６
（ａ），（ｂ）は、図１の動作を説明するためのタイム
チャート（２）であり、縦軸にＬＰＦ１２の出力信号Ｓ
１２、及び横軸に時間ｔがとられている。この図６
（ａ）では、図１に示すＰＬＬ回路において、ロード信
号Ｓ２０を１／Ｎ分周カウンタ１７へ送出しない場合
（即ち、従来の図２のＰＬＬ回路の場合）の位相引き込
み時間ｔ１及び周波数引き込み時間ｔ２のシミュレーシ
ョンの結果が示されている。又、図６（ｂ）では、図１
に示すＰＬＬ回路において、ロード信号Ｓ２０を１／Ｎ
分周カウンタ１７へ送出する場合の位相引き込み時間ｔ
１及び周波数引き込み時間ｔ２のシミュレーションの結
果が示されている。 【００１６】図６（ａ）と図６（ｂ）とを比較すると、
ロード信号Ｓ２０を１／Ｎ分周カウンタ１７へ送出する
ことにより、位相引き込み過程に要する時間が短くなる
ことがわかる。以上のように、本実施形態では、ＰＬＬ
回路が自走発振状態から伝送路従属状態に切り替わった
後、１／Ｎ分周カウンタ１７はロード信号Ｓ２０の立ち
下がりに同期してリセットされ、１／２分周カウンタ１
６の出力信号Ｓ１６のカウントを入力クロックＣＫの立
ち下がりとエッジ検出信号Ｓ１８の立ち下がりとの位相
差に応じた設定値（本実施形態では５０２）から開始
し、1000までカウントして入力クロックＣＫと同一位相
の帰還クロックＳ１７を出力するので、入力クロックＣ
Ｋと帰還クロックＳ１７との位相差は０度になる。その
ため、ＰＬＬ回路の位相引き込みに要する時間が従来よ
りも短縮され、接続された装置に異常が発生することが
防止される。尚、本発明は上記実施形態に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 【００１７】（ａ） エッジ検出回路１８は、入力クロ
ックＣＫの１周期毎に１／２分周カウンタ１６の出力信
号Ｓ１６のエッジを検出し、エッジ検出信号Ｓ１８を出
力する回路であれば、他の回路でもよい。 （ｂ） エッジ検出回路１９は、選択信号ｓｅｌが
“Ｈ”の時、帰還クロックＳ１７のエッジを検出し、エ
ッジ検出信号Ｓ１９を出力する回路であれば、他の回路
でもよい。 （ｃ） ＶＣＯ１５の出力信号Ｓ１５のデューティ比が
50％であれば、１／２分周カウンタ１６を省略してもよ
い。 （ｄ） 選択手段であるアナログセレクタは、切り替え
時にチャタリングを起こさず、かつ高速動作するもので
あれば、他の物でもよい。 【００１８】 【発明の効果】以上詳細に説明したように、本発明によ
れば、ＰＬＬ回路が自走発振状態から伝送路従属状態に
切り替わった後、第２の分周カウンタはロード信号に同
期してリセットされ、第１の分周カウンタの出力信号の
カウントを入力クロックの立ち上がり又は立ち下がりと
第１のエッジ検出信号の立ち上がり又は立ち下がりとの
位相差に応じた設定値から開始し、前記入力クロックの
半周期に対応した値までカウントして該入力クロックと
同一位相の帰還クロックを出力するので、入力クロック
と帰還クロックとの位相差は０度になる。そのため、Ｐ
ＬＬ回路の位相引き込みに要する時間が従来よりも短縮
され、接続された装置に異常が発生することを防止でき
る。
の伝送路等からクロックを入力し、自走発振状態から伝
送路従属状態に切り替えて動作する機能を有する位相同
期回路（以下、ＰＬＬ回路という）に関するものであ
る。 【０００２】 【従来の技術】図２は、従来のＰＬＬ回路の一例を示す
構成図である。このＰＬＬ回路は、伝送路からの入力ク
ロックＣＫを入力する入力端子ＩＮ１を有している。入
力端子ＩＮ１は、位相比較器１の基準クロック入力端子
に接続されている。位相比較器１は、入力クロックＣＫ
の位相と帰還クロックＳ７の位相とを比較して位相差信
号に対応した出力電圧Ｓ１を生成する機能を有してい
る。位相比較器１の出力端子は、位相比較器１の出力電
圧Ｓ１を平滑化するループフィルタ（以下、ＬＰＦとい
う）２の第１の入力端子に接続されている。又、このＰ
ＬＬ回路は、所定の基準電圧Ｓ３を発生する基準電圧発
生回路３を有している。基準電圧発生回路３の出力端子
は、ＬＰＦ２の第２の入力端子に接続されている。ＬＰ
Ｆ２は、例えば演算増幅器（以下、オペアンプという）
等を用いた積分回路で構成され、出力電圧Ｓ１と基準電
圧Ｓ３との差分を平滑化して出力する機能を有してい
る。ＬＰＦ２の出力端子は、選択手段（例えば、アナロ
グセレクタ）４の第１の入力端子に接続されている。
又、前記基準電圧発生回路３の出力端子は、アナログセ
レクタ４の第２の入力端子に接続されている。アナログ
セレクタ４は、例えばアナログスイッチ等で構成され、
入力端子ＩＮ２から入力される選択信号ｓｅｌに基づい
てＬＰＦ２の出力信号Ｓ２又は基準電圧発生回路３の基
準電圧Ｓ３を選択する機能を有している。 【０００３】アナログセレクタ４の出力端子は、該アナ
ログセレクタ４の出力信号Ｓ４に基づいて発振周波数が
制御される電圧制御発振器（以下、ＶＣＯという）５の
入力端子に接続され、該ＶＣＯ５の出力端子が１／２分
周カウンタ６の入力端子に接続されている。１／２分周
カウンタ６の出力端子は、１／Ｎ分周カウンタ７の入力
端子に接続されている。ここで、Ｎは例えば1000のよう
な整数であり、１／Ｎ分周カウンタ７は、１／２分周カ
ウンタ６の出力信号Ｓ６を1/1000分周して前記帰還クロ
ックＳ７を生成する機能を有している。１／Ｎ分周カウ
ンタ７の出力端子は、位相比較器１の帰還クロック入力
端子に接続されている。次に、図２の動作を説明する。
自走発振状態の時、アナログセレクタ４は、選択信号ｓ
ｅｌに基づいて基準電圧Ｓ３を選択してＶＣＯ５へ入力
する。ＶＣＯ５は、基準電圧Ｓ３に応じた周波数の出力
信号Ｓ５を生成する。出力信号Ｓ５は１／２分周カウン
タ６に入力されて１／２分周され、該１／２分周カウン
タ６の出力信号Ｓ６が図示しない出力端子から出力され
る。一方、伝送路従属状態になった時、アナログセレク
タ４は、選択信号ｓｅｌに基づいてＬＰＦ２の出力信号
Ｓ２を選択してＶＣＯ５へ入力する。ＶＣＯ５は、出力
信号Ｓ２の電圧に応じた周波数の出力信号Ｓ５を生成す
る。出力信号Ｓ５は１／２分周カウンタ６に入力されて
１／２分周され、出力信号Ｓ６が図示しない出力端子か
ら出力されると共に、１／Ｎ分周カウンタ７に入力され
る。１／Ｎ分周カウンタ７は出力信号Ｓ６を1/1000分周
して帰還クロックＳ７を生成し、位相比較器１へ入力す
る。位相比較器１は入力クロックＣＫの位相と帰還クロ
ックＳ７の位相とを比較して位相差信号に対応した出力
電圧Ｓ１を生成し、ＬＰＦ２へ出力する。 【０００４】 【発明が解決しようとする課題】しかしながら、図２の
ＰＬＬ回路では、次のような課題があった。即ち、従来
の図２のＰＬＬ回路では、自走発振状態から伝送路従属
状態への切り替える時、アナログセレクタ４によってＶ
ＣＯ５の入力を基準電圧Ｓ３からＬＰＦ２の出力電圧
（即ち、出力信号Ｓ２）に切り替えるだけであった。そ
のため、自走発振状態から伝送路従属状態へ切り替える
際、入力クロックＣＫと帰還クロックＳ７との位相差は
不定であり、０度から３６０度の範囲になる。この位相
差が大きい場合には、位相引き込み動作にかなりの時間
を要し、出力信号Ｓ６に基づいて動作する装置に動作の
異常が発生するという問題があった。 【０００５】 【課題を解決するための手段】本発明は、前記課題を解
決するために、デューティ比50％の入力クロックのエッ
ジの位相と帰還クロックのエッジの位相とを比較し、そ
の比較結果に基づいた位相差信号に対応した出力電圧を
生成する位相比較器と、前記位相比較器の出力電圧を平
滑化するＬＰＦと、所定の基準電圧を発生する基準電圧
発生手段と、伝送路従属状態の時に前記ＬＰＦの出力電
圧を外部から入力された選択信号に基づいて選択して出
力し、自走発振状態の時に前記基準電圧発生手段の基準
電圧を該選択信号に基づいて選択して出力する選択手段
と、前記選択手段から出力された前記ＬＰＦの出力電圧
又は前記基準電圧に応じた周波数の出力信号を生成する
ＶＣＯと、前記ＶＣＯの出力信号を１／２分周してデュ
ーティ比50％の出力信号を生成する第１の分周カウンタ
と、前記第１の分周カウンタの出力信号を所定の分周比
で分周し、前記入力クロックと同一の周波数及び位相の
前記帰還クロックを生成する第２の分周カウンタとを、
備えたＰＬＬ回路において、次のような回路を設けてい
る。 【０００６】即ち、前記入力クロックの１周期毎に前記
第１の分周カウンタの出力信号のエッジを検出し、第１
のエッジ検出信号を生成する第１のエッジ検出回路と、
前記自走発振状態から前記伝送路従属状態に遷移した
後、前記帰還クロックのエッジを検出して該帰還クロッ
クの１周期の長さを有する第２のエッジ検出信号を生成
する第２のエッジ検出回路と、前記第１のエッジ検出信
号が生成され、かつ前記第２のエッジ検出信号が生成さ
れた時、前記第２の分周カウンタに対して前記第１の分
周カウンタの出力信号のカウントを前記入力クロックの
立ち上がり又は立ち下がりと前記第１のエッジ検出信号
の立ち上がり又は立ち下がりとの位相差に応じた設定値
から開始するためのロード信号を送出するロード回路と
を、設けている。本発明によれば、以上のようにＰＬＬ
回路を構成したので、自走発振状態では、選択手段は、
選択信号に基づいて基準電圧を選択してＶＣＯへ入力す
る。ＶＣＯは、前記基準電圧に応じた周波数の出力信号
を生成する。この出力信号は第１の分周カウンタに入力
されて１／２分周され、該第１の分周カウンタの出力信
号が外部の装置に供給されると共に、第２の分周カウン
タへ入力される。第２の分周カウンタは第１の分周カウ
ンタの出力信号を所定の分周比で分周し、位相比較器へ
入力する。この自走発振状態の時、入力クロックと帰還
クロックとの位相差は不定である。 【０００７】伝送路従属状態に遷移すると、選択手段
は、選択信号に基づいてＬＰＦの出力電圧を選択してＶ
ＣＯへ入力する。ＶＣＯは、ＬＰＦの出力電圧に応じた
周波数の出力信号を生成する。この出力信号は第１の分
周カウンタに入力されて１／２分周され、該第１の分周
カウンタの出力信号が外部の装置に供給されると共に、
第２の分周カウンタへ入力される。一方、第１のエッジ
検出回路において、前記第１の分周カウンタの出力信号
のエッジが前記入力クロックの１周期毎に検出され、第
１のエッジ検出信号が生成される。又、第２のエッジ検
出回路において、前記帰還クロックのエッジが検出さ
れ、該帰還クロックの１周期の長さを有する第２のエッ
ジ検出信号が生成される。そして、前記第１のエッジ検
出信号が出力され、かつ前記第２のエッジ検出信号が出
力された時、ロード信号がロード回路から第２の分周カ
ウンタに対して送出される。すると、第１の分周カウン
タの出力信号は、第２の分周カウンタにおいて設定値か
ら最終値までカウントされ、前記入力クロックと同一の
周波数及び位相の前記帰還クロックが生成されて位相比
較器へ入力される。従って、前記課題を解決できるので
ある。 【０００８】 【発明の実施の形態】図１は、本発明の実施形態を示す
ＰＬＬ回路の構成図である。このＰＬＬ回路は、伝送路
からの入力クロックＣＫを入力する入力端子ＩＮ１を有
している。入力端子ＩＮ１は、位相比較器１１の基準ク
ロック入力端子に接続されている。位相比較器１１は、
クロックＣＫの位相と帰還クロックＳ１７の位相とを比
較して位相差信号に対応した出力電圧Ｓ１１を生成する
機能を有している。位相比較器１１の出力端子は、該位
相比較器１１の出力電圧Ｓ１１を平滑化するＬＰＦ１２
の第１の入力端子に接続されている。又、このＰＬＬ回
路は、所定の基準電圧Ｓ１３を発生する基準電圧発生回
路１３を有している。基準電圧発生回路１３の出力端子
は、ＬＰＦ１２の第２の入力端子に接続されている。Ｌ
ＰＦ１２は、例えばオペアンプ等を用いた積分回路で構
成され、出力電圧Ｓ１１と基準電圧Ｓ１３との差分を平
滑化して出力する機能を有している。ＬＰＦ１２の出力
端子は、アナログセレクタ１４の第１の入力端子に接続
されている。又、前記基準電圧発生回路１３の出力端子
は、アナログセレクタ１４の第２の入力端子に接続され
ている。アナログセレクタ１４は、例えばアナログスイ
ッチ等で構成され、入力端子ＩＮ２からの選択信号ｓｅ
ｌに基づいてＬＰＦ１２の出力信号Ｓ１２又は前記基準
電圧発生回路１３の基準電圧Ｓ１３を選択する機能を有
している。 【０００９】アナログセレクタ１４の出力端子は、該ア
ナログセレクタ１４の出力信号Ｓ１４に基づいて発振周
波数が制御されるＶＣＯ１５の入力端子に接続され、該
ＶＣＯ１５の出力端子が第１の分周カウンタである１／
２分周カウンタ１６の入力端子に接続されている。１／
２分周カウンタ１６の出力端子は、第２の分周カウンタ
である１／Ｎ分周カウンタ１７の入力端子に接続される
と共に、エッジ検出回路１８のクロック入力端子ｃｋに
接続されている。ここで、Ｎは例えば1000のような整数
であり、１／Ｎ分周カウンタ１７は、１／２分周カウン
タ１６の出力信号Ｓ１６を1/1000分周して前記帰還クロ
ックＳ１７を生成する機能を有している。１／Ｎ分周カ
ウンタ１７の出力端子は、位相比較器１１の帰還クロッ
ク入力端子に接続されると共に、エッジ検出回路１９の
クロック入力端子ｃｋに接続されている。 【００１０】一方、入力端子ＩＮ１は第１のエッジ検出
回路１８のデータ入力端子に接続され、入力端子ＩＮ２
が第２のエッジ検出回路１９のデータ入力端子に接続さ
れている。更に、エッジ検出回路１８の出力端子はロー
ド回路である２入力ＡＮＤ回路２０の第１の入力端子に
接続され、エッジ検出回路１９の出力端子が該ＡＮＤ回
路２０の第２の入力端子に接続されている。エッジ検出
回路１８は、入力クロックＣＫの１周期毎に１／２分周
カウンタ１６の出力信号Ｓ１６のエッジを検出し、エッ
ジ検出信号Ｓ１８を生成する機能を有している。又、エ
ッジ検出回路１９は、伝送路従属状態になった後、即ち
選択信号ｓｅｌが低レベル（以下、“Ｌ”という）から
高レベル（以下、“Ｈ”という）に遷移した時、帰還ク
ロックＳ１７のエッジを検出して該帰還クロックＳ１７
の１周期の長さを有するエッジ検出信号Ｓ１９を出力す
る機能を有している。ＡＮＤ回路２０は、エッジ検出回
路１８の出力信号（即ち、第１のエッジ検出信号）Ｓ１
８とエッジ検出回路１９の出力信号（即ち、第２のエッ
ジ検出信号）Ｓ１９との論理積をとり、ロード信号Ｓ２
０として出力する機能を有している。ＡＮＤ回路２０の
出力端子は、１／Ｎ分周カウンタ１７のロード端子に接
続されている。 【００１１】図３は、図１中のエッジ検出回路１８の回
路図である。このエッジ検出回路１８は、入力クロック
ＣＫを入力して反転するインバータ１８ａを有してい
る。インバータ１８ａの出力端子は、遅延フリップフロ
ップ（以下、Ｄ−ＦＦという）１８ｂのデータ入力端子
に接続されている。Ｄ−ＦＦ１８ｂの出力端子は、Ｄ−
ＦＦ１８ｃのデータ入力端子に接続されると共に、２入
力ＡＮＤ回路１８ｄの第１の入力端子に接続されてい
る。Ｄ−ＦＦ１８ｃの出力端子はインバータ１８ｅの入
力端子に接続され、該インバータ１８ｅの出力端子がＡ
ＮＤ回路１８ｄの第２の入力端子に接続されている。Ｄ
−ＦＦ１８ｂ，１８ｃの各クロック入力端子には、１／
２分周カウンタ１６の出力信号Ｓ１６が入力されるよう
になっている。ＡＮＤ回路１８ｄの出力端子からは、エ
ッジ検出信号Ｓ１８が出力されるようになっている。 【００１２】図４は、図１中のエッジ検出回路１９の回
路図である。このエッジ検出回路１９は、Ｄ−ＦＦ１９
ａを有している。Ｄ−ＦＦ１９ａのデータ入力端子に
は、選択信号ｓｅｌが入力されるようになっている。Ｄ
−ＦＦ１９ａの出力端子は、Ｄ−ＦＦ１９ｂのデータ入
力端子に接続されると共に、２入力ＡＮＤ回路１９ｃの
第１の入力端子に接続されている。Ｄ−ＦＦ１９ｂの出
力端子はインバータ１９ｄの入力端子に接続され、該イ
ンバータ１９ｄの出力端子がＡＮＤ回路１９ｃの第２の
入力端子に接続されている。Ｄ−ＦＦ１９ａ，１９ｂの
各クロック入力端子には、１／Ｎ分周カウンタ１７の出
力信号（即ち、帰還クロックＳ１７）が入力されるよう
になっている。ＡＮＤ回路１９ｃの出力端子からは、エ
ッジ検出信号Ｓ１９が出力されるようになっている。図
５は、図１の動作を説明するためのタイムチャート
（１）であり、縦軸に論理レベル、及び横軸に時間がと
られている。この図を参照しつつ、図１の動作を説明す
る。 【００１３】自走発振状態 アナログセレクタ１４は、選択信号ｓｅｌに基づいて基
準電圧Ｓ１３を選択してＶＣＯ１５へ入力する。ＶＣＯ
１５は、基準電圧Ｓ１３に応じた周波数の出力信号Ｓ１
５を生成する。出力信号Ｓ１５は１／２分周カウンタ１
６に入力されて１／２分周され、該１／２分周カウンタ
１６の出力信号Ｓ１６が図示しない出力端子から出力さ
れる。この時、入力クロックＣＫと帰還クロックＳ１７
との位相差は不定である。 【００１４】伝送路従属状態 時刻ｔ０において、選択信号ｓｅｌが“Ｌ”から“Ｈ”
になり、自走発振状態から伝送路従属状態に切り替わ
る。すると、ＶＣＯ１５の入力信号は、アナログセレク
タ１４によって基準電圧Ｓ１３からＬＰＦ１２の出力信
号Ｓ１２に切り替わる。時刻ｔ１において、エッジ検出
信号Ｓ１９は、帰還クロックＳ１７の立ち上がりに同期
して“Ｌ”から“Ｈ”に遷移する。時間ｔ２において、
エッジ検出回路１８は、エッジ検出信号Ｓ１８を出力す
る。この時、ＡＮＤ回路２０からロード信号Ｓ２０が出
力される。すると、分周カウンタ１７はロード信号Ｓ２
０の立ち下がりに同期してリセットされ、１／２分周カ
ウンタ１６の出力信号Ｓ１６のカウントを入力クロック
ＣＫの立ち下がりとエッジ検出信号Ｓ１８の立ち下がり
との位相差に応じた設定値（本実施形態では５０２）か
ら開始する。 【００１５】時間ｔ３において、１／Ｎ分周カウンタ１
７は、出力信号Ｓ１６を５０２からＮ（本実施形態では
1000）までカウントする。時刻ｔ４において、１／Ｎ分
周カウンタ１７は出力信号Ｓ１６のカウントを終了し、
出力信号（即ち、帰還クロックＳ１７）を“Ｌ”から
“Ｈ”に遷移する。ここで、帰還クロックＳ１７が入力
クロックＣＫと同一の位相になる。時刻ｔ５において、
帰還クロックＳ１７は、入力クロックＣＫの立ち下がり
と同一の位相で立ち下がる。つまり、入力クロックＣＫ
と帰還クロックＳ１７との位相差は０度になる。図６
（ａ），（ｂ）は、図１の動作を説明するためのタイム
チャート（２）であり、縦軸にＬＰＦ１２の出力信号Ｓ
１２、及び横軸に時間ｔがとられている。この図６
（ａ）では、図１に示すＰＬＬ回路において、ロード信
号Ｓ２０を１／Ｎ分周カウンタ１７へ送出しない場合
（即ち、従来の図２のＰＬＬ回路の場合）の位相引き込
み時間ｔ１及び周波数引き込み時間ｔ２のシミュレーシ
ョンの結果が示されている。又、図６（ｂ）では、図１
に示すＰＬＬ回路において、ロード信号Ｓ２０を１／Ｎ
分周カウンタ１７へ送出する場合の位相引き込み時間ｔ
１及び周波数引き込み時間ｔ２のシミュレーションの結
果が示されている。 【００１６】図６（ａ）と図６（ｂ）とを比較すると、
ロード信号Ｓ２０を１／Ｎ分周カウンタ１７へ送出する
ことにより、位相引き込み過程に要する時間が短くなる
ことがわかる。以上のように、本実施形態では、ＰＬＬ
回路が自走発振状態から伝送路従属状態に切り替わった
後、１／Ｎ分周カウンタ１７はロード信号Ｓ２０の立ち
下がりに同期してリセットされ、１／２分周カウンタ１
６の出力信号Ｓ１６のカウントを入力クロックＣＫの立
ち下がりとエッジ検出信号Ｓ１８の立ち下がりとの位相
差に応じた設定値（本実施形態では５０２）から開始
し、1000までカウントして入力クロックＣＫと同一位相
の帰還クロックＳ１７を出力するので、入力クロックＣ
Ｋと帰還クロックＳ１７との位相差は０度になる。その
ため、ＰＬＬ回路の位相引き込みに要する時間が従来よ
りも短縮され、接続された装置に異常が発生することが
防止される。尚、本発明は上記実施形態に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 【００１７】（ａ） エッジ検出回路１８は、入力クロ
ックＣＫの１周期毎に１／２分周カウンタ１６の出力信
号Ｓ１６のエッジを検出し、エッジ検出信号Ｓ１８を出
力する回路であれば、他の回路でもよい。 （ｂ） エッジ検出回路１９は、選択信号ｓｅｌが
“Ｈ”の時、帰還クロックＳ１７のエッジを検出し、エ
ッジ検出信号Ｓ１９を出力する回路であれば、他の回路
でもよい。 （ｃ） ＶＣＯ１５の出力信号Ｓ１５のデューティ比が
50％であれば、１／２分周カウンタ１６を省略してもよ
い。 （ｄ） 選択手段であるアナログセレクタは、切り替え
時にチャタリングを起こさず、かつ高速動作するもので
あれば、他の物でもよい。 【００１８】 【発明の効果】以上詳細に説明したように、本発明によ
れば、ＰＬＬ回路が自走発振状態から伝送路従属状態に
切り替わった後、第２の分周カウンタはロード信号に同
期してリセットされ、第１の分周カウンタの出力信号の
カウントを入力クロックの立ち上がり又は立ち下がりと
第１のエッジ検出信号の立ち上がり又は立ち下がりとの
位相差に応じた設定値から開始し、前記入力クロックの
半周期に対応した値までカウントして該入力クロックと
同一位相の帰還クロックを出力するので、入力クロック
と帰還クロックとの位相差は０度になる。そのため、Ｐ
ＬＬ回路の位相引き込みに要する時間が従来よりも短縮
され、接続された装置に異常が発生することを防止でき
る。
【図面の簡単な説明】
【図１】本発明の実施形態のＰＬＬ回路の構成図であ
る。 【図２】従来のＰＬＬ回路の構成図である。 【図３】図１中のエッジ検出回路１８の回路図である。 【図４】図１中のエッジ検出回路１９の回路図である。 【図５】図１のタイムチャート（１）である。 【図６】図１のタイムチャート（２）である。 【符号の説明】 １，１１ 位相比較器 ２，１２ フィルタ ３，１３ 基準電圧発生手段 ４，１４ 選択手段 ５，１５ 電圧制御発振器 ７，１７ 分周回路 １８ 第１のエッジ検出回路 １９ 第２のエッジ検出回路 ２０ ＡＮＤ回路（ロード回
路）
る。 【図２】従来のＰＬＬ回路の構成図である。 【図３】図１中のエッジ検出回路１８の回路図である。 【図４】図１中のエッジ検出回路１９の回路図である。 【図５】図１のタイムチャート（１）である。 【図６】図１のタイムチャート（２）である。 【符号の説明】 １，１１ 位相比較器 ２，１２ フィルタ ３，１３ 基準電圧発生手段 ４，１４ 選択手段 ５，１５ 電圧制御発振器 ７，１７ 分周回路 １８ 第１のエッジ検出回路 １９ 第２のエッジ検出回路 ２０ ＡＮＤ回路（ロード回
路）
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−261224（ＪＰ，Ａ)
特開 平７−303100（ＪＰ，Ａ)
特開 平６−140924（ＪＰ，Ａ)
特開 平２−135832（ＪＰ，Ａ)
特開 平７−147539（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 7/033
H03L 7/14
H03L 7/199
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 デューティ比50％の入力クロックのエッ
ジの位相と帰還クロックのエッジの位相とを比較し、そ
の比較結果に基づいた位相差信号に対応した出力電圧を
生成する位相比較器と、 前記位相比較器の出力電圧を平滑化するループフィルタ
と、 所定の基準電圧を発生する基準電圧発生手段と、 伝送路従属状態の時に前記ループフィルタの出力電圧を
外部から入力された選択信号に基づいて選択して出力
し、自走発振状態の時に前記基準電圧発生手段の基準電
圧を該選択信号に基づいて選択して出力する選択手段
と、 前記選択手段から出力された前記ループフィルタの出力
電圧又は前記基準電圧に応じた周波数の出力信号を生成
する電圧制御発振器と、 前記電圧制御発振器の出力信号を１／２分周してデュー
ティ比50％の出力信号を生成する第１の分周カウンタ
と、 前記第１の分周カウンタの出力信号を所定の分周比で分
周し、前記入力クロックと同一の周波数及び位相の前記
帰還クロックを生成する第２の分周カウンタとを、 備えた位相同期回路において、 前記入力クロックの１周期毎に前記第１の分周カウンタ
の出力信号のエッジを検出し、第１のエッジ検出信号を
生成する第１のエッジ検出回路と、 前記自走発振状態から前記伝送路従属状態に遷移した
後、前記帰還クロックのエッジを検出して該帰還クロッ
クの１周期の長さを有する第２のエッジ検出信号を生成
する第２のエッジ検出回路と、 前記第１のエッジ検出信号が生成され、かつ前記第２の
エッジ検出信号が生成された時、前記第２の分周カウン
タに対して前記第１の分周カウンタの出力信号のカウン
トを前記入力クロックの立ち上がり又は立ち下がりと前
記第１のエッジ検出信号の立ち上がり又は立ち下がりと
の位相差に応じた設定値から開始するためのロード信号
を送出するロード回路とを、 設けたことを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11068696A JP3408921B2 (ja) | 1996-05-01 | 1996-05-01 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11068696A JP3408921B2 (ja) | 1996-05-01 | 1996-05-01 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09298531A JPH09298531A (ja) | 1997-11-18 |
| JP3408921B2 true JP3408921B2 (ja) | 2003-05-19 |
Family
ID=14541885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11068696A Expired - Fee Related JP3408921B2 (ja) | 1996-05-01 | 1996-05-01 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3408921B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7103894B2 (ja) * | 2018-08-30 | 2022-07-20 | ラピスセミコンダクタ株式会社 | 位相同期回路 |
-
1996
- 1996-05-01 JP JP11068696A patent/JP3408921B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09298531A (ja) | 1997-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5103192A (en) | Phase-difference detecting circuit and method of reducing power consumption in a pll system | |
| US6483361B1 (en) | Lock detector for determining phase lock condition in PLL on a period-by-period basis according to desired phase error | |
| US4264863A (en) | Pulse swallow type programmable frequency dividing circuit | |
| JPH0795072A (ja) | 位相同期発振回路 | |
| JP5097573B2 (ja) | 分周回路 | |
| JP3278546B2 (ja) | 同期信号発生回路 | |
| KR950008461B1 (ko) | Nrz 데이터 비트 동기 장치 | |
| JP4015254B2 (ja) | ロック検出回路及びｐｌｌ周波数シンセサイザ | |
| JP4545985B2 (ja) | ロック検出回路および位相同期ループ回路 | |
| US6518845B2 (en) | PLL frequency synthesizer circuit | |
| US5214677A (en) | Phase-locked loop with sync detector | |
| JP3408921B2 (ja) | 位相同期回路 | |
| US6411143B1 (en) | Lock detector for a dual phase locked loop system | |
| JP3181814B2 (ja) | 位相同期回路 | |
| JPH0964731A (ja) | 位相同期回路 | |
| KR20080077515A (ko) | 위상 록킹 검출 방법 및 이를 수행하기 위한 위상 고정루프 회로 | |
| KR102205037B1 (ko) | 글리치를 제거하기 위한 멀티 모듈러스 분주기 및 이를 포함하는 전자 장치 | |
| JP2795008B2 (ja) | 位相同期発振回路の耐入力クロック断回路方式 | |
| JPH07273643A (ja) | 位相同期回路 | |
| US6559725B1 (en) | Phase noise reduction system for frequency synthesizer and method thereof | |
| JPH07170584A (ja) | クロック切替回路 | |
| JP3368971B2 (ja) | 周波数同期装置及びクロック信号再生装置 | |
| JP2634417B2 (ja) | ロック検出回路 | |
| JP3500985B2 (ja) | クロック系切替回路 | |
| KR930004859B1 (ko) | 위상 고정 루프 회로의 위상 검출장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030304 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080314 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090314 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100314 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100314 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120314 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120314 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120314 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120314 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130314 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140314 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |