JP3408921B2 - 位相同期回路 - Google Patents
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Description
の伝送路等からクロックを入力し、自走発振状態から伝
送路従属状態に切り替えて動作する機能を有する位相同
期回路(以下、PLL回路という)に関するものであ
る。 【0002】 【従来の技術】図2は、従来のPLL回路の一例を示す
構成図である。このPLL回路は、伝送路からの入力ク
ロックCKを入力する入力端子IN1を有している。入
力端子IN1は、位相比較器1の基準クロック入力端子
に接続されている。位相比較器1は、入力クロックCK
の位相と帰還クロックS7の位相とを比較して位相差信
号に対応した出力電圧S1を生成する機能を有してい
る。位相比較器1の出力端子は、位相比較器1の出力電
圧S1を平滑化するループフィルタ(以下、LPFとい
う)2の第1の入力端子に接続されている。又、このP
LL回路は、所定の基準電圧S3を発生する基準電圧発
生回路3を有している。基準電圧発生回路3の出力端子
は、LPF2の第2の入力端子に接続されている。LP
F2は、例えば演算増幅器(以下、オペアンプという)
等を用いた積分回路で構成され、出力電圧S1と基準電
圧S3との差分を平滑化して出力する機能を有してい
る。LPF2の出力端子は、選択手段(例えば、アナロ
グセレクタ)4の第1の入力端子に接続されている。
又、前記基準電圧発生回路3の出力端子は、アナログセ
レクタ4の第2の入力端子に接続されている。アナログ
セレクタ4は、例えばアナログスイッチ等で構成され、
入力端子IN2から入力される選択信号selに基づい
てLPF2の出力信号S2又は基準電圧発生回路3の基
準電圧S3を選択する機能を有している。 【0003】アナログセレクタ4の出力端子は、該アナ
ログセレクタ4の出力信号S4に基づいて発振周波数が
制御される電圧制御発振器(以下、VCOという)5の
入力端子に接続され、該VCO5の出力端子が1/2分
周カウンタ6の入力端子に接続されている。1/2分周
カウンタ6の出力端子は、1/N分周カウンタ7の入力
端子に接続されている。ここで、Nは例えば1000のよう
な整数であり、1/N分周カウンタ7は、1/2分周カ
ウンタ6の出力信号S6を1/1000分周して前記帰還クロ
ックS7を生成する機能を有している。1/N分周カウ
ンタ7の出力端子は、位相比較器1の帰還クロック入力
端子に接続されている。次に、図2の動作を説明する。
自走発振状態の時、アナログセレクタ4は、選択信号s
elに基づいて基準電圧S3を選択してVCO5へ入力
する。VCO5は、基準電圧S3に応じた周波数の出力
信号S5を生成する。出力信号S5は1/2分周カウン
タ6に入力されて1/2分周され、該1/2分周カウン
タ6の出力信号S6が図示しない出力端子から出力され
る。一方、伝送路従属状態になった時、アナログセレク
タ4は、選択信号selに基づいてLPF2の出力信号
S2を選択してVCO5へ入力する。VCO5は、出力
信号S2の電圧に応じた周波数の出力信号S5を生成す
る。出力信号S5は1/2分周カウンタ6に入力されて
1/2分周され、出力信号S6が図示しない出力端子か
ら出力されると共に、1/N分周カウンタ7に入力され
る。1/N分周カウンタ7は出力信号S6を1/1000分周
して帰還クロックS7を生成し、位相比較器1へ入力す
る。位相比較器1は入力クロックCKの位相と帰還クロ
ックS7の位相とを比較して位相差信号に対応した出力
電圧S1を生成し、LPF2へ出力する。 【0004】 【発明が解決しようとする課題】しかしながら、図2の
PLL回路では、次のような課題があった。即ち、従来
の図2のPLL回路では、自走発振状態から伝送路従属
状態への切り替える時、アナログセレクタ4によってV
CO5の入力を基準電圧S3からLPF2の出力電圧
(即ち、出力信号S2)に切り替えるだけであった。そ
のため、自走発振状態から伝送路従属状態へ切り替える
際、入力クロックCKと帰還クロックS7との位相差は
不定であり、0度から360度の範囲になる。この位相
差が大きい場合には、位相引き込み動作にかなりの時間
を要し、出力信号S6に基づいて動作する装置に動作の
異常が発生するという問題があった。 【0005】 【課題を解決するための手段】本発明は、前記課題を解
決するために、デューティ比50%の入力クロックのエッ
ジの位相と帰還クロックのエッジの位相とを比較し、そ
の比較結果に基づいた位相差信号に対応した出力電圧を
生成する位相比較器と、前記位相比較器の出力電圧を平
滑化するLPFと、所定の基準電圧を発生する基準電圧
発生手段と、伝送路従属状態の時に前記LPFの出力電
圧を外部から入力された選択信号に基づいて選択して出
力し、自走発振状態の時に前記基準電圧発生手段の基準
電圧を該選択信号に基づいて選択して出力する選択手段
と、前記選択手段から出力された前記LPFの出力電圧
又は前記基準電圧に応じた周波数の出力信号を生成する
VCOと、前記VCOの出力信号を1/2分周してデュ
ーティ比50%の出力信号を生成する第1の分周カウンタ
と、前記第1の分周カウンタの出力信号を所定の分周比
で分周し、前記入力クロックと同一の周波数及び位相の
前記帰還クロックを生成する第2の分周カウンタとを、
備えたPLL回路において、次のような回路を設けてい
る。 【0006】即ち、前記入力クロックの1周期毎に前記
第1の分周カウンタの出力信号のエッジを検出し、第1
のエッジ検出信号を生成する第1のエッジ検出回路と、
前記自走発振状態から前記伝送路従属状態に遷移した
後、前記帰還クロックのエッジを検出して該帰還クロッ
クの1周期の長さを有する第2のエッジ検出信号を生成
する第2のエッジ検出回路と、前記第1のエッジ検出信
号が生成され、かつ前記第2のエッジ検出信号が生成さ
れた時、前記第2の分周カウンタに対して前記第1の分
周カウンタの出力信号のカウントを前記入力クロックの
立ち上がり又は立ち下がりと前記第1のエッジ検出信号
の立ち上がり又は立ち下がりとの位相差に応じた設定値
から開始するためのロード信号を送出するロード回路と
を、設けている。本発明によれば、以上のようにPLL
回路を構成したので、自走発振状態では、選択手段は、
選択信号に基づいて基準電圧を選択してVCOへ入力す
る。VCOは、前記基準電圧に応じた周波数の出力信号
を生成する。この出力信号は第1の分周カウンタに入力
されて1/2分周され、該第1の分周カウンタの出力信
号が外部の装置に供給されると共に、第2の分周カウン
タへ入力される。第2の分周カウンタは第1の分周カウ
ンタの出力信号を所定の分周比で分周し、位相比較器へ
入力する。この自走発振状態の時、入力クロックと帰還
クロックとの位相差は不定である。 【0007】伝送路従属状態に遷移すると、選択手段
は、選択信号に基づいてLPFの出力電圧を選択してV
COへ入力する。VCOは、LPFの出力電圧に応じた
周波数の出力信号を生成する。この出力信号は第1の分
周カウンタに入力されて1/2分周され、該第1の分周
カウンタの出力信号が外部の装置に供給されると共に、
第2の分周カウンタへ入力される。一方、第1のエッジ
検出回路において、前記第1の分周カウンタの出力信号
のエッジが前記入力クロックの1周期毎に検出され、第
1のエッジ検出信号が生成される。又、第2のエッジ検
出回路において、前記帰還クロックのエッジが検出さ
れ、該帰還クロックの1周期の長さを有する第2のエッ
ジ検出信号が生成される。そして、前記第1のエッジ検
出信号が出力され、かつ前記第2のエッジ検出信号が出
力された時、ロード信号がロード回路から第2の分周カ
ウンタに対して送出される。すると、第1の分周カウン
タの出力信号は、第2の分周カウンタにおいて設定値か
ら最終値までカウントされ、前記入力クロックと同一の
周波数及び位相の前記帰還クロックが生成されて位相比
較器へ入力される。従って、前記課題を解決できるので
ある。 【0008】 【発明の実施の形態】図1は、本発明の実施形態を示す
PLL回路の構成図である。このPLL回路は、伝送路
からの入力クロックCKを入力する入力端子IN1を有
している。入力端子IN1は、位相比較器11の基準ク
ロック入力端子に接続されている。位相比較器11は、
クロックCKの位相と帰還クロックS17の位相とを比
較して位相差信号に対応した出力電圧S11を生成する
機能を有している。位相比較器11の出力端子は、該位
相比較器11の出力電圧S11を平滑化するLPF12
の第1の入力端子に接続されている。又、このPLL回
路は、所定の基準電圧S13を発生する基準電圧発生回
路13を有している。基準電圧発生回路13の出力端子
は、LPF12の第2の入力端子に接続されている。L
PF12は、例えばオペアンプ等を用いた積分回路で構
成され、出力電圧S11と基準電圧S13との差分を平
滑化して出力する機能を有している。LPF12の出力
端子は、アナログセレクタ14の第1の入力端子に接続
されている。又、前記基準電圧発生回路13の出力端子
は、アナログセレクタ14の第2の入力端子に接続され
ている。アナログセレクタ14は、例えばアナログスイ
ッチ等で構成され、入力端子IN2からの選択信号se
lに基づいてLPF12の出力信号S12又は前記基準
電圧発生回路13の基準電圧S13を選択する機能を有
している。 【0009】アナログセレクタ14の出力端子は、該ア
ナログセレクタ14の出力信号S14に基づいて発振周
波数が制御されるVCO15の入力端子に接続され、該
VCO15の出力端子が第1の分周カウンタである1/
2分周カウンタ16の入力端子に接続されている。1/
2分周カウンタ16の出力端子は、第2の分周カウンタ
である1/N分周カウンタ17の入力端子に接続される
と共に、エッジ検出回路18のクロック入力端子ckに
接続されている。ここで、Nは例えば1000のような整数
であり、1/N分周カウンタ17は、1/2分周カウン
タ16の出力信号S16を1/1000分周して前記帰還クロ
ックS17を生成する機能を有している。1/N分周カ
ウンタ17の出力端子は、位相比較器11の帰還クロッ
ク入力端子に接続されると共に、エッジ検出回路19の
クロック入力端子ckに接続されている。 【0010】一方、入力端子IN1は第1のエッジ検出
回路18のデータ入力端子に接続され、入力端子IN2
が第2のエッジ検出回路19のデータ入力端子に接続さ
れている。更に、エッジ検出回路18の出力端子はロー
ド回路である2入力AND回路20の第1の入力端子に
接続され、エッジ検出回路19の出力端子が該AND回
路20の第2の入力端子に接続されている。エッジ検出
回路18は、入力クロックCKの1周期毎に1/2分周
カウンタ16の出力信号S16のエッジを検出し、エッ
ジ検出信号S18を生成する機能を有している。又、エ
ッジ検出回路19は、伝送路従属状態になった後、即ち
選択信号selが低レベル(以下、“L”という)から
高レベル(以下、“H”という)に遷移した時、帰還ク
ロックS17のエッジを検出して該帰還クロックS17
の1周期の長さを有するエッジ検出信号S19を出力す
る機能を有している。AND回路20は、エッジ検出回
路18の出力信号(即ち、第1のエッジ検出信号)S1
8とエッジ検出回路19の出力信号(即ち、第2のエッ
ジ検出信号)S19との論理積をとり、ロード信号S2
0として出力する機能を有している。AND回路20の
出力端子は、1/N分周カウンタ17のロード端子に接
続されている。 【0011】図3は、図1中のエッジ検出回路18の回
路図である。このエッジ検出回路18は、入力クロック
CKを入力して反転するインバータ18aを有してい
る。インバータ18aの出力端子は、遅延フリップフロ
ップ(以下、D−FFという)18bのデータ入力端子
に接続されている。D−FF18bの出力端子は、D−
FF18cのデータ入力端子に接続されると共に、2入
力AND回路18dの第1の入力端子に接続されてい
る。D−FF18cの出力端子はインバータ18eの入
力端子に接続され、該インバータ18eの出力端子がA
ND回路18dの第2の入力端子に接続されている。D
−FF18b,18cの各クロック入力端子には、1/
2分周カウンタ16の出力信号S16が入力されるよう
になっている。AND回路18dの出力端子からは、エ
ッジ検出信号S18が出力されるようになっている。 【0012】図4は、図1中のエッジ検出回路19の回
路図である。このエッジ検出回路19は、D−FF19
aを有している。D−FF19aのデータ入力端子に
は、選択信号selが入力されるようになっている。D
−FF19aの出力端子は、D−FF19bのデータ入
力端子に接続されると共に、2入力AND回路19cの
第1の入力端子に接続されている。D−FF19bの出
力端子はインバータ19dの入力端子に接続され、該イ
ンバータ19dの出力端子がAND回路19cの第2の
入力端子に接続されている。D−FF19a,19bの
各クロック入力端子には、1/N分周カウンタ17の出
力信号(即ち、帰還クロックS17)が入力されるよう
になっている。AND回路19cの出力端子からは、エ
ッジ検出信号S19が出力されるようになっている。図
5は、図1の動作を説明するためのタイムチャート
(1)であり、縦軸に論理レベル、及び横軸に時間がと
られている。この図を参照しつつ、図1の動作を説明す
る。 【0013】自走発振状態 アナログセレクタ14は、選択信号selに基づいて基
準電圧S13を選択してVCO15へ入力する。VCO
15は、基準電圧S13に応じた周波数の出力信号S1
5を生成する。出力信号S15は1/2分周カウンタ1
6に入力されて1/2分周され、該1/2分周カウンタ
16の出力信号S16が図示しない出力端子から出力さ
れる。この時、入力クロックCKと帰還クロックS17
との位相差は不定である。 【0014】伝送路従属状態 時刻t0において、選択信号selが“L”から“H”
になり、自走発振状態から伝送路従属状態に切り替わ
る。すると、VCO15の入力信号は、アナログセレク
タ14によって基準電圧S13からLPF12の出力信
号S12に切り替わる。時刻t1において、エッジ検出
信号S19は、帰還クロックS17の立ち上がりに同期
して“L”から“H”に遷移する。時間t2において、
エッジ検出回路18は、エッジ検出信号S18を出力す
る。この時、AND回路20からロード信号S20が出
力される。すると、分周カウンタ17はロード信号S2
0の立ち下がりに同期してリセットされ、1/2分周カ
ウンタ16の出力信号S16のカウントを入力クロック
CKの立ち下がりとエッジ検出信号S18の立ち下がり
との位相差に応じた設定値(本実施形態では502)か
ら開始する。 【0015】時間t3において、1/N分周カウンタ1
7は、出力信号S16を502からN(本実施形態では
1000)までカウントする。時刻t4において、1/N分
周カウンタ17は出力信号S16のカウントを終了し、
出力信号(即ち、帰還クロックS17)を“L”から
“H”に遷移する。ここで、帰還クロックS17が入力
クロックCKと同一の位相になる。時刻t5において、
帰還クロックS17は、入力クロックCKの立ち下がり
と同一の位相で立ち下がる。つまり、入力クロックCK
と帰還クロックS17との位相差は0度になる。図6
(a),(b)は、図1の動作を説明するためのタイム
チャート(2)であり、縦軸にLPF12の出力信号S
12、及び横軸に時間tがとられている。この図6
(a)では、図1に示すPLL回路において、ロード信
号S20を1/N分周カウンタ17へ送出しない場合
(即ち、従来の図2のPLL回路の場合)の位相引き込
み時間t1及び周波数引き込み時間t2のシミュレーシ
ョンの結果が示されている。又、図6(b)では、図1
に示すPLL回路において、ロード信号S20を1/N
分周カウンタ17へ送出する場合の位相引き込み時間t
1及び周波数引き込み時間t2のシミュレーションの結
果が示されている。 【0016】図6(a)と図6(b)とを比較すると、
ロード信号S20を1/N分周カウンタ17へ送出する
ことにより、位相引き込み過程に要する時間が短くなる
ことがわかる。以上のように、本実施形態では、PLL
回路が自走発振状態から伝送路従属状態に切り替わった
後、1/N分周カウンタ17はロード信号S20の立ち
下がりに同期してリセットされ、1/2分周カウンタ1
6の出力信号S16のカウントを入力クロックCKの立
ち下がりとエッジ検出信号S18の立ち下がりとの位相
差に応じた設定値(本実施形態では502)から開始
し、1000までカウントして入力クロックCKと同一位相
の帰還クロックS17を出力するので、入力クロックC
Kと帰還クロックS17との位相差は0度になる。その
ため、PLL回路の位相引き込みに要する時間が従来よ
りも短縮され、接続された装置に異常が発生することが
防止される。尚、本発明は上記実施形態に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 【0017】(a) エッジ検出回路18は、入力クロ
ックCKの1周期毎に1/2分周カウンタ16の出力信
号S16のエッジを検出し、エッジ検出信号S18を出
力する回路であれば、他の回路でもよい。 (b) エッジ検出回路19は、選択信号selが
“H”の時、帰還クロックS17のエッジを検出し、エ
ッジ検出信号S19を出力する回路であれば、他の回路
でもよい。 (c) VCO15の出力信号S15のデューティ比が
50%であれば、1/2分周カウンタ16を省略してもよ
い。 (d) 選択手段であるアナログセレクタは、切り替え
時にチャタリングを起こさず、かつ高速動作するもので
あれば、他の物でもよい。 【0018】 【発明の効果】以上詳細に説明したように、本発明によ
れば、PLL回路が自走発振状態から伝送路従属状態に
切り替わった後、第2の分周カウンタはロード信号に同
期してリセットされ、第1の分周カウンタの出力信号の
カウントを入力クロックの立ち上がり又は立ち下がりと
第1のエッジ検出信号の立ち上がり又は立ち下がりとの
位相差に応じた設定値から開始し、前記入力クロックの
半周期に対応した値までカウントして該入力クロックと
同一位相の帰還クロックを出力するので、入力クロック
と帰還クロックとの位相差は0度になる。そのため、P
LL回路の位相引き込みに要する時間が従来よりも短縮
され、接続された装置に異常が発生することを防止でき
る。
る。 【図2】従来のPLL回路の構成図である。 【図3】図1中のエッジ検出回路18の回路図である。 【図4】図1中のエッジ検出回路19の回路図である。 【図5】図1のタイムチャート(1)である。 【図6】図1のタイムチャート(2)である。 【符号の説明】 1,11 位相比較器 2,12 フィルタ 3,13 基準電圧発生手段 4,14 選択手段 5,15 電圧制御発振器 7,17 分周回路 18 第1のエッジ検出回路 19 第2のエッジ検出回路 20 AND回路(ロード回
路)
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 デューティ比50%の入力クロックのエッ
ジの位相と帰還クロックのエッジの位相とを比較し、そ
の比較結果に基づいた位相差信号に対応した出力電圧を
生成する位相比較器と、 前記位相比較器の出力電圧を平滑化するループフィルタ
と、 所定の基準電圧を発生する基準電圧発生手段と、 伝送路従属状態の時に前記ループフィルタの出力電圧を
外部から入力された選択信号に基づいて選択して出力
し、自走発振状態の時に前記基準電圧発生手段の基準電
圧を該選択信号に基づいて選択して出力する選択手段
と、 前記選択手段から出力された前記ループフィルタの出力
電圧又は前記基準電圧に応じた周波数の出力信号を生成
する電圧制御発振器と、 前記電圧制御発振器の出力信号を1/2分周してデュー
ティ比50%の出力信号を生成する第1の分周カウンタ
と、 前記第1の分周カウンタの出力信号を所定の分周比で分
周し、前記入力クロックと同一の周波数及び位相の前記
帰還クロックを生成する第2の分周カウンタとを、 備えた位相同期回路において、 前記入力クロックの1周期毎に前記第1の分周カウンタ
の出力信号のエッジを検出し、第1のエッジ検出信号を
生成する第1のエッジ検出回路と、 前記自走発振状態から前記伝送路従属状態に遷移した
後、前記帰還クロックのエッジを検出して該帰還クロッ
クの1周期の長さを有する第2のエッジ検出信号を生成
する第2のエッジ検出回路と、 前記第1のエッジ検出信号が生成され、かつ前記第2の
エッジ検出信号が生成された時、前記第2の分周カウン
タに対して前記第1の分周カウンタの出力信号のカウン
トを前記入力クロックの立ち上がり又は立ち下がりと前
記第1のエッジ検出信号の立ち上がり又は立ち下がりと
の位相差に応じた設定値から開始するためのロード信号
を送出するロード回路とを、 設けたことを特徴とする位相同期回路。
Priority Applications (1)
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