JP2001136059A - プリスケーラ及びｐｌｌ回路 - Google Patents
プリスケーラ及びｐｌｌ回路Info
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- H03—ELECTRONIC CIRCUITRY
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- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider
Abstract
(57)【要約】
【課題】エクステンダ部の動作遅延時間を短縮して、分
周比切り替え動作の誤動作に対するマージン時間を十分
に確保し得るプリスケーラを提供する。 【解決手段】プリスケーラは、分周比切り替え信号ＯＲ
に基づいて、分周比を切り替えながら入力信号ｆvcoを
分周する分周切り替え部Ｃと、分周切り替え部Ｃの出力
信号を所定の分周比で分周するエクステンダ部Ｅとで構
成される。エクステンダ部Ｅは、同期型カウンタで構成
されて、その動作遅延時間が短縮される。
周比切り替え動作の誤動作に対するマージン時間を十分
に確保し得るプリスケーラを提供する。 【解決手段】プリスケーラは、分周比切り替え信号ＯＲ
に基づいて、分周比を切り替えながら入力信号ｆvcoを
分周する分周切り替え部Ｃと、分周切り替え部Ｃの出力
信号を所定の分周比で分周するエクステンダ部Ｅとで構
成される。エクステンダ部Ｅは、同期型カウンタで構成
されて、その動作遅延時間が短縮される。
Description
【０００１】
【発明の属する技術分野】この発明は、出力信号周波数
を設定された周波数に一致させるように動作するＰＬＬ
回路に関するものである。
を設定された周波数に一致させるように動作するＰＬＬ
回路に関するものである。
【０００２】近年、自動車電話や携帯電話等の移動体通
信機器にＰＬＬ回路が使用されている。このようなＰＬ
Ｌ回路では、移動体通信機器の利便性を向上させるため
に、出力信号周波数を所望の周波数に速やかに切り換え
る必要がある。そこで、ＰＬＬ回路のロックアップ時間
の短縮化が必要となっている。
信機器にＰＬＬ回路が使用されている。このようなＰＬ
Ｌ回路では、移動体通信機器の利便性を向上させるため
に、出力信号周波数を所望の周波数に速やかに切り換え
る必要がある。そこで、ＰＬＬ回路のロックアップ時間
の短縮化が必要となっている。
【０００３】
【従来の技術】図１１は、従来のＰＬＬ回路の一例を示
す。発振器１は水晶振動子の発信に基づく固有周波数の
基準クロック信号ＣＫを基準分周器２に出力する。基準
分周器２はカウンタ回路で構成され、シフトレジスタ３
で設定される分周比に基づいて、前記基準クロック信号
ＣＫを分周して、基準信号ｆｒを位相比較器４に出力す
る。
す。発振器１は水晶振動子の発信に基づく固有周波数の
基準クロック信号ＣＫを基準分周器２に出力する。基準
分周器２はカウンタ回路で構成され、シフトレジスタ３
で設定される分周比に基づいて、前記基準クロック信号
ＣＫを分周して、基準信号ｆｒを位相比較器４に出力す
る。
【０００４】前記位相比較器４には、比較分周器５から
比較信号ｆｐが出力される。そして、位相比較器４は前
記基準信号ｆｒと比較信号ｆｐとの周波数差及び位相差
に応じたパルス信号ΦＲ，ΦＰをチャージポンプ６に出
力する。
比較信号ｆｐが出力される。そして、位相比較器４は前
記基準信号ｆｒと比較信号ｆｐとの周波数差及び位相差
に応じたパルス信号ΦＲ，ΦＰをチャージポンプ６に出
力する。
【０００５】前記チャージポンプ６は、前記位相比較器
４から出力されるパルス信号ΦＲ，ΦＰに基づいて、出
力信号ＳＣＰをローパスフィルタ（以下ＬＰＦとする）
７に出力する。
４から出力されるパルス信号ΦＲ，ΦＰに基づいて、出
力信号ＳＣＰをローパスフィルタ（以下ＬＰＦとする）
７に出力する。
【０００６】この出力信号ＳＣＰは、直流成分にパルス
成分が含まれたものであり、その直流成分はパルス信号
ΦＲ，ΦＰの周波数変動にともなって変化し、パルス成
分はパルス信号ΦＲ，ΦＰの位相差に基づいて変化す
る。
成分が含まれたものであり、その直流成分はパルス信号
ΦＲ，ΦＰの周波数変動にともなって変化し、パルス成
分はパルス信号ΦＲ，ΦＰの位相差に基づいて変化す
る。
【０００７】前記ＬＰＦ７は、チャージポンプ６の出力
信号ＳＣＰを平滑して高周波成分を除去した出力信号Ｓ
ＬＰＦを電圧制御発振器（以下ＶＣＯとする）８に出力
する。
信号ＳＣＰを平滑して高周波成分を除去した出力信号Ｓ
ＬＰＦを電圧制御発振器（以下ＶＣＯとする）８に出力
する。
【０００８】前記ＶＣＯ８は、前記ＬＰＦ７の出力信号
ＳＬＰＦの電圧値に応じた周波数の出力信号ｆvcoを外
部回路に出力するとともに、前記比較分周器５に出力す
る。前記比較分周器５は、パルススワロー方式であっ
て、プリスケーラ９と、メインカウンタ１０と、スワロ
ーカウンタ１１と、制御回路１２とから構成される。
ＳＬＰＦの電圧値に応じた周波数の出力信号ｆvcoを外
部回路に出力するとともに、前記比較分周器５に出力す
る。前記比較分周器５は、パルススワロー方式であっ
て、プリスケーラ９と、メインカウンタ１０と、スワロ
ーカウンタ１１と、制御回路１２とから構成される。
【０００９】前記ＶＣＯ８の出力信号ｆvcoは、前記プ
リスケーラ９に入力され、そのプリスケーラ９は入力信
号ｆvcoの周波数をＭ分周若しくはＭ＋１分周して、メ
インカウンタ１０及びスワローカウンタ１１に出力信号
Ｐoutとして出力する。
リスケーラ９に入力され、そのプリスケーラ９は入力信
号ｆvcoの周波数をＭ分周若しくはＭ＋１分周して、メ
インカウンタ１０及びスワローカウンタ１１に出力信号
Ｐoutとして出力する。
【００１０】前記スワローカウンタ１１は、プリスケー
ラ９の出力信号ＰoutをＡ分周して、その出力信号を前
記制御回路１２に出力する。前記制御回路１２は、スワ
ローカウンタ１１の分周信号に基づいて、前記プリスケ
ーラ９に例えばＨレベルのモジュール制御信号ＭＤを出
力し、プリスケーラ９はそのモジュール制御信号ＭＤに
基づいて、入力信号ｆvcoをＭ分周した出力信号Ｐoutを
出力する。
ラ９の出力信号ＰoutをＡ分周して、その出力信号を前
記制御回路１２に出力する。前記制御回路１２は、スワ
ローカウンタ１１の分周信号に基づいて、前記プリスケ
ーラ９に例えばＨレベルのモジュール制御信号ＭＤを出
力し、プリスケーラ９はそのモジュール制御信号ＭＤに
基づいて、入力信号ｆvcoをＭ分周した出力信号Ｐoutを
出力する。
【００１１】また、スワローカウンタ１１がＡ個のパル
スをカウントしている間は、制御回路１２は例えばＬレ
ベルのモジュール制御信号ＭＤを出力し、プリスケーラ
９はそのモジュール制御信号ＭＤに基づいて、入力信号
ｆvcoをＭ＋１分周した出力信号Ｐoutを出力する。
スをカウントしている間は、制御回路１２は例えばＬレ
ベルのモジュール制御信号ＭＤを出力し、プリスケーラ
９はそのモジュール制御信号ＭＤに基づいて、入力信号
ｆvcoをＭ＋１分周した出力信号Ｐoutを出力する。
【００１２】前記メインカウンタ１０の分周比は、前記
シフトレジスタ３で設定され、プリスケーラ９の出力信
号ＰoutをＮ分周して、前記位相比較器４に比較信号ｆ
ｐとして出力する。また、メインカウンタ１０の分周信
号は前記制御回路１２に出力され、制御回路１２はメイ
ンカウンタ１０が入力信号ＰoutをＮ分周する毎に、ス
ワローカウンタ１１に起動信号を出力する。
シフトレジスタ３で設定され、プリスケーラ９の出力信
号ＰoutをＮ分周して、前記位相比較器４に比較信号ｆ
ｐとして出力する。また、メインカウンタ１０の分周信
号は前記制御回路１２に出力され、制御回路１２はメイ
ンカウンタ１０が入力信号ＰoutをＮ分周する毎に、ス
ワローカウンタ１１に起動信号を出力する。
【００１３】従って、上記ＰＬＬ回路ではメインカウン
タ１０がプリスケーラ９の出力信号ＰoutをＮ分周する
毎にスワローカウンタ１１が動作して、プリスケーラ９
の出力信号Ｐoutをカウントする。
タ１０がプリスケーラ９の出力信号ＰoutをＮ分周する
毎にスワローカウンタ１１が動作して、プリスケーラ９
の出力信号Ｐoutをカウントする。
【００１４】前記プリスケーラ９の具体的構成を図１２
に従って説明する。前記ＶＣＯ８の出力信号ｆvcoは、
バッファ回路１３を介して、分周切り替え部Ｃを構成す
る同期型フリップフロップ回路ＦＦ１〜ＦＦ３に入力信
号ＣＫ，ＸＣＫとして入力される。前記フリップフロッ
プ回路ＦＦ１〜ＦＦ３はＤフリップフロップ回路で構成
される。
に従って説明する。前記ＶＣＯ８の出力信号ｆvcoは、
バッファ回路１３を介して、分周切り替え部Ｃを構成す
る同期型フリップフロップ回路ＦＦ１〜ＦＦ３に入力信
号ＣＫ，ＸＣＫとして入力される。前記フリップフロッ
プ回路ＦＦ１〜ＦＦ３はＤフリップフロップ回路で構成
される。
【００１５】前記フリップフロップ回路ＦＦ１の出力信
号ＱＨ，ＸＱＨは、前記フリップフロップ回路ＦＦ２に
データＸＤ，Ｄとして入力される。前記フリップフロッ
プ回路ＦＦ２の出力信号ＱＨは、ＯＲ回路１４ａに入力
され、出力信号ＸＱＨはＯＲ回路１４ｂに入力される。
号ＱＨ，ＸＱＨは、前記フリップフロップ回路ＦＦ２に
データＸＤ，Ｄとして入力される。前記フリップフロッ
プ回路ＦＦ２の出力信号ＱＨは、ＯＲ回路１４ａに入力
され、出力信号ＸＱＨはＯＲ回路１４ｂに入力される。
【００１６】ＯＲ回路１４ａの出力信号は、前記フリッ
プフロップ回路ＦＦ１にデータとして入力され、ＯＲ回
路１４ｂの出力信号はフリップフロップ回路ＦＦ３にデ
ータとして入力される。
プフロップ回路ＦＦ１にデータとして入力され、ＯＲ回
路１４ｂの出力信号はフリップフロップ回路ＦＦ３にデ
ータとして入力される。
【００１７】前記フリップフロップ回路ＦＦ３の出力信
号ＸＱＨは、前記ＯＲ回路１４ａに入力される。前記フ
リップフロップ回路ＦＦ１の出力信号ＸＱは、非同期型
のエクステンダ部Ｅを構成するフリップフロップ回路Ｔ
ＦＦ１，ＴＦＦ２のうち、同ＴＦＦ１に入力信号ＣＫと
して入力される。
号ＸＱＨは、前記ＯＲ回路１４ａに入力される。前記フ
リップフロップ回路ＦＦ１の出力信号ＸＱは、非同期型
のエクステンダ部Ｅを構成するフリップフロップ回路Ｔ
ＦＦ１，ＴＦＦ２のうち、同ＴＦＦ１に入力信号ＣＫと
して入力される。
【００１８】前記フリップフロップ回路ＴＦＦ１の出力
信号Ｑは、前記フリップフロップ回路ＴＦＦ２に入力信
号ＣＫとして入力され、その出力信号Ｑはバッファ回路
１５に入力される。
信号Ｑは、前記フリップフロップ回路ＴＦＦ２に入力信
号ＣＫとして入力され、その出力信号Ｑはバッファ回路
１５に入力される。
【００１９】前記フリップフロップ回路ＴＦＦ１，ＴＦ
Ｆ２には、バイアス回路１６から出力される定電圧が入
力信号ＸＣＫとして入力され、バッファ回路１５から前
記出力信号Ｐoutが出力される。
Ｆ２には、バイアス回路１６から出力される定電圧が入
力信号ＸＣＫとして入力され、バッファ回路１５から前
記出力信号Ｐoutが出力される。
【００２０】前記フリップフロップ回路ＴＦＦ１，ＴＦ
Ｆ２の出力信号ＱＨは、ＯＲ回路１４ｃに入力され、そ
のＯＲ回路１４ｃには前記モジュール制御信号ＭＤが入
力される。また、前記ＯＲ回路１４ｃの出力信号ＯＲ
は、前記ＯＲ回路１４ｂに入力される。
Ｆ２の出力信号ＱＨは、ＯＲ回路１４ｃに入力され、そ
のＯＲ回路１４ｃには前記モジュール制御信号ＭＤが入
力される。また、前記ＯＲ回路１４ｃの出力信号ＯＲ
は、前記ＯＲ回路１４ｂに入力される。
【００２１】前記フリップフロップ回路ＴＦＦ１，ＴＦ
Ｆ２は、それぞれ図１３に示す回路で構成される。この
回路は、クロック信号ＣＫが立ち上がる毎に出力信号Ｑ
及び相補出力信号ＱＨ，ＸＱＨが反転するように動作す
る。従って、各フリップフロップ回路ＴＦＦ１，ＴＦＦ
２は、フリップフロップ回路ＦＦ１の出力信号ＸＱを４
分周する回路として動作する。
Ｆ２は、それぞれ図１３に示す回路で構成される。この
回路は、クロック信号ＣＫが立ち上がる毎に出力信号Ｑ
及び相補出力信号ＱＨ，ＸＱＨが反転するように動作す
る。従って、各フリップフロップ回路ＴＦＦ１，ＴＦＦ
２は、フリップフロップ回路ＦＦ１の出力信号ＸＱを４
分周する回路として動作する。
【００２２】上記のようなプリスケーラ９の動作を図１
４に従って説明する。ＶＣＯ８の出力信号ｆvcoが入力
されると、フリップフロップ回路ＦＦ１，ＦＦ２の動作
により、フリップフロップ回路ＦＦ１から入力信号ｆvc
oを４分周した出力信号ＸＱが出力される。
４に従って説明する。ＶＣＯ８の出力信号ｆvcoが入力
されると、フリップフロップ回路ＦＦ１，ＦＦ２の動作
により、フリップフロップ回路ＦＦ１から入力信号ｆvc
oを４分周した出力信号ＸＱが出力される。
【００２３】フリップフロップ回路ＴＦＦ１の出力信号
Ｑは、フリップフロップ回路ＦＦ１の出力信号ＸＱを２
分周、すなわち入力信号ｆvcoを８分周した信号とな
り、フリップフロップ回路ＴＦＦ２の出力信号Ｑは、入
力信号ｆvcoを１６分周した信号となる。
Ｑは、フリップフロップ回路ＦＦ１の出力信号ＸＱを２
分周、すなわち入力信号ｆvcoを８分周した信号とな
り、フリップフロップ回路ＴＦＦ２の出力信号Ｑは、入
力信号ｆvcoを１６分周した信号となる。
【００２４】モジュール制御信号ＭＤがＬレベルであれ
ば、ＯＲ回路１４ｃの出力信号ＯＲは、フリップフロッ
プ回路ＴＦＦ１，ＴＦＦ２の出力信号Ｑに基づいて決定
される。
ば、ＯＲ回路１４ｃの出力信号ＯＲは、フリップフロッ
プ回路ＴＦＦ１，ＴＦＦ２の出力信号Ｑに基づいて決定
される。
【００２５】すなわち、このプリスケーラ９が入力信号
ｆvcoのカウント始点ＳＰから、その入力信号ｆvcoの１
２個のパルスをカウントするまでは、フリップフロップ
回路ＴＦＦ１，ＴＦＦ２の出力信号Ｑはその少なくとも
いずれかがＨレベルとなるため、ＯＲ回路１４ｃの出力
信号ＯＲはＨレベルとなる。
ｆvcoのカウント始点ＳＰから、その入力信号ｆvcoの１
２個のパルスをカウントするまでは、フリップフロップ
回路ＴＦＦ１，ＴＦＦ２の出力信号Ｑはその少なくとも
いずれかがＨレベルとなるため、ＯＲ回路１４ｃの出力
信号ＯＲはＨレベルとなる。
【００２６】すると、フリップフロップ回路ＦＦ３の出
力信号ＸＱＨはＬレベルに固定されている。入力信号ｆ
vcoの１２個のパルスをカウントすると、フリップフロ
ップ回路ＴＦＦ１，ＴＦＦ２の出力信号ＱがともにＬレ
ベルとなるため、ＯＲ回路１４ｃの出力信号ＯＲはＬレ
ベルとなる。
力信号ＸＱＨはＬレベルに固定されている。入力信号ｆ
vcoの１２個のパルスをカウントすると、フリップフロ
ップ回路ＴＦＦ１，ＴＦＦ２の出力信号ＱがともにＬレ
ベルとなるため、ＯＲ回路１４ｃの出力信号ＯＲはＬレ
ベルとなる。
【００２７】すると、フリップフロップ回路ＦＦ３が活
性化され、フリップフロップ回路ＦＦ１〜ＦＦ３の動作
により、フリップフロップ回路ＦＦ１から入力信号ｆvc
oを５分周した出力信号ＸＱが出力される。
性化され、フリップフロップ回路ＦＦ１〜ＦＦ３の動作
により、フリップフロップ回路ＦＦ１から入力信号ｆvc
oを５分周した出力信号ＸＱが出力される。
【００２８】このような動作により、モジュール制御信
号ＭＤがＬレベルであれば、プリスケーラ９は入力信号
ｆvcoのＭ＋１分周動作、すなわち１７分周動作を行
う。また、モジュール制御信号ＭＤがＨレベルであれ
ば、ＯＲ回路１４ｃの出力信号ＯＲはＨレベルに固定さ
れるため、フリップフロップ回路ＦＦ３は不活性化さ
れ、その出力信号はＬレベルに固定される。
号ＭＤがＬレベルであれば、プリスケーラ９は入力信号
ｆvcoのＭ＋１分周動作、すなわち１７分周動作を行
う。また、モジュール制御信号ＭＤがＨレベルであれ
ば、ＯＲ回路１４ｃの出力信号ＯＲはＨレベルに固定さ
れるため、フリップフロップ回路ＦＦ３は不活性化さ
れ、その出力信号はＬレベルに固定される。
【００２９】従って、モジュール制御信号ＭＤがＨレベ
ルであれば、プリスケーラ９はＭ分周動作、すなわち１
６分周動作を行う。
ルであれば、プリスケーラ９はＭ分周動作、すなわち１
６分周動作を行う。
【００３０】
【発明が解決しようとする課題】上記のようなＰＬＬ回
路では、スワローカウンタ１１の分周動作の開始にとも
なってモジュール制御信号ＭＤがＬレベルとなって、プ
リスケーラ９がＭ＋１分周を行う。
路では、スワローカウンタ１１の分周動作の開始にとも
なってモジュール制御信号ＭＤがＬレベルとなって、プ
リスケーラ９がＭ＋１分周を行う。
【００３１】ところが、プリスケーラ９において、Ｍ＋
１分周を開始するカウント始点ＳＰから、モジュール制
御信号ＭＤが立ち下がるまでに遅れ時間Ｔｄが生じてい
る。この遅れ時間Ｔｄは、プリスケーラ９のエクステン
ダ部Ｅ、スワローカウンタ１１及び制御回路１２の動作
遅延時間が積算されたものであり、遅れ時間Ｔｄのう
ち、エクステンダ部Ｅを構成する２段のフリップフロッ
プ回路ＴＦＦ１，ＴＦＦ２の動作遅延時間の占める割合
が大きい。
１分周を開始するカウント始点ＳＰから、モジュール制
御信号ＭＤが立ち下がるまでに遅れ時間Ｔｄが生じてい
る。この遅れ時間Ｔｄは、プリスケーラ９のエクステン
ダ部Ｅ、スワローカウンタ１１及び制御回路１２の動作
遅延時間が積算されたものであり、遅れ時間Ｔｄのう
ち、エクステンダ部Ｅを構成する２段のフリップフロッ
プ回路ＴＦＦ１，ＴＦＦ２の動作遅延時間の占める割合
が大きい。
【００３２】また、遅れ時間Ｔｄはプリスケーラ９の入
力信号ｆvcoの周波数に関わらず、ほぼ一定であるた
め、入力信号ｆvcoの周波数の周波数が高くなるにつれ
て、マージン時間Ｔｍが減少する。
力信号ｆvcoの周波数に関わらず、ほぼ一定であるた
め、入力信号ｆvcoの周波数の周波数が高くなるにつれ
て、マージン時間Ｔｍが減少する。
【００３３】そして、入力信号ｆvcoの周波数が高くな
って、遅れ時間Ｔｄがフリップフロップ回路ＴＦＦ２の
出力信号Ｑの１周期より長くなると、プリスケーラ９は
Ｍ＋１分周動作を行うことができなくなり、誤動作とな
るとともに、Ｍ＋１分周動作による周波数でロックアッ
プ動作を行うことができなくなるという問題点がある。
って、遅れ時間Ｔｄがフリップフロップ回路ＴＦＦ２の
出力信号Ｑの１周期より長くなると、プリスケーラ９は
Ｍ＋１分周動作を行うことができなくなり、誤動作とな
るとともに、Ｍ＋１分周動作による周波数でロックアッ
プ動作を行うことができなくなるという問題点がある。
【００３４】この発明の目的は、エクステンダ部の動作
遅延時間を短縮して、分周比切り替え動作の誤動作に対
するマージン時間を十分に確保し得るプリスケーラを提
供することにある。
遅延時間を短縮して、分周比切り替え動作の誤動作に対
するマージン時間を十分に確保し得るプリスケーラを提
供することにある。
【００３５】
【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、プリスケーラは、分周比切り替
え信号ＯＲに基づいて、分周比を切り替えながら入力信
号ｆvcoを分周する分周切り替え部Ｃと、分周切り替え
部Ｃの出力信号を所定の分周比で分周するエクステンダ
部Ｅとで構成される。エクステンダ部Ｅは、同期型カウ
ンタで構成されて、その動作遅延時間が短縮される。
明図である。すなわち、プリスケーラは、分周比切り替
え信号ＯＲに基づいて、分周比を切り替えながら入力信
号ｆvcoを分周する分周切り替え部Ｃと、分周切り替え
部Ｃの出力信号を所定の分周比で分周するエクステンダ
部Ｅとで構成される。エクステンダ部Ｅは、同期型カウ
ンタで構成されて、その動作遅延時間が短縮される。
【００３６】
【発明の実施の形態】（第一の実施の形態）図２は、こ
の発明を具体化したプリスケーラの第一の実施の形態を
示す。前記従来例と同様なＰＬＬ回路で使用されるプリ
スケーラ２１ａは、エクステンダ部Ｅの構成を除いて、
前記従来例のプリスケーラ９の構成と同一である。
の発明を具体化したプリスケーラの第一の実施の形態を
示す。前記従来例と同様なＰＬＬ回路で使用されるプリ
スケーラ２１ａは、エクステンダ部Ｅの構成を除いて、
前記従来例のプリスケーラ９の構成と同一である。
【００３７】前記エクステンダ部Ｅは、２段のＤフリッ
プフロップ回路ＤＦＦ１，ＤＦＦ２で構成される。２段
のＤフリップフロップ回路ＤＦＦ１，ＤＦＦ２には、分
周切り替え部Ｃのフリップフロップ回路ＦＦ１の出力信
号ＸＱがともに入力信号ＣＫとして入力される。
プフロップ回路ＤＦＦ１，ＤＦＦ２で構成される。２段
のＤフリップフロップ回路ＤＦＦ１，ＤＦＦ２には、分
周切り替え部Ｃのフリップフロップ回路ＦＦ１の出力信
号ＸＱがともに入力信号ＣＫとして入力される。
【００３８】前記Ｄフリップフロップ回路ＤＦＦ１の相
補出力信号ＱＨ，ＸＱＨは、Ｄフリップフロップ回路Ｄ
ＦＦ２に相補入力信号ＸＤ，Ｄとして入力され、Ｄフリ
ップフロップ回路ＤＦＦ２の相補出力信号ＱＨ，ＸＱＨ
は、Ｄフリップフロップ回路ＤＦＦ１に入力信号Ｄ，Ｘ
Ｄとして入力される。
補出力信号ＱＨ，ＸＱＨは、Ｄフリップフロップ回路Ｄ
ＦＦ２に相補入力信号ＸＤ，Ｄとして入力され、Ｄフリ
ップフロップ回路ＤＦＦ２の相補出力信号ＱＨ，ＸＱＨ
は、Ｄフリップフロップ回路ＤＦＦ１に入力信号Ｄ，Ｘ
Ｄとして入力される。
【００３９】前記Ｄフリップフロップ回路ＤＦＦ１，Ｄ
ＦＦ２の出力信号ＱＨは、ＯＲ回路１４ｃに入力され、
Ｄフリップフロップ回路ＤＦＦ２の出力信号Ｑは、出力
バッファ回路１５に入力される。そして、出力バッファ
回路１５から出力信号Ｐoutが出力される。
ＦＦ２の出力信号ＱＨは、ＯＲ回路１４ｃに入力され、
Ｄフリップフロップ回路ＤＦＦ２の出力信号Ｑは、出力
バッファ回路１５に入力される。そして、出力バッファ
回路１５から出力信号Ｐoutが出力される。
【００４０】前記Ｄフリップフロップ回路ＤＦＦ１は、
図３に示すように、入力信号Ｄ，ＸＤと、入力信号Ｃ
Ｋ，ＸＣＫに基づいて動作する公知の回路で構成され
る。また、図４に示すように、前記Ｄフリップフロップ
回路ＤＦＦ２は、出力信号Ｑを出力するために、Ｄフリ
ップフロップ回路ＤＦＦ１の構成に出力バッファ２２を
加えたものである。Ｄフリップフロップ回路ＤＦＦ２に
おいて、出力信号ＱＨと出力信号Ｑとは同相である。
図３に示すように、入力信号Ｄ，ＸＤと、入力信号Ｃ
Ｋ，ＸＣＫに基づいて動作する公知の回路で構成され
る。また、図４に示すように、前記Ｄフリップフロップ
回路ＤＦＦ２は、出力信号Ｑを出力するために、Ｄフリ
ップフロップ回路ＤＦＦ１の構成に出力バッファ２２を
加えたものである。Ｄフリップフロップ回路ＤＦＦ２に
おいて、出力信号ＱＨと出力信号Ｑとは同相である。
【００４１】なお、Ｄフリップフロップ回路ＤＦＦ１，
ＤＦＦ２には、入力信号ＣＫの振幅の中間レベルの基準
電圧が入力信号ＸＣＫとして前記バイアス回路１６から
入力される。
ＤＦＦ２には、入力信号ＣＫの振幅の中間レベルの基準
電圧が入力信号ＸＣＫとして前記バイアス回路１６から
入力される。
【００４２】このように構成されたエクステンダ部Ｅ
は、各Ｄフリップフロップ回路ＤＦＦ１，ＤＦＦ２の動
作により、フリップフロップ回路ＦＦ１の出力信号ＸＱ
を４分周するグレイコードカウンタとして動作する。
は、各Ｄフリップフロップ回路ＤＦＦ１，ＤＦＦ２の動
作により、フリップフロップ回路ＦＦ１の出力信号ＸＱ
を４分周するグレイコードカウンタとして動作する。
【００４３】そして、図５に示すように、Ｄフリップフ
ロップ回路ＤＦＦ１，ＤＦＦ２は、フリップフロップ回
路ＦＦ１の出力信号ＸＱを４分周した出力信号ＱＨ，Ｑ
を出力し、その出力信号ＱＨ，Ｑは１／４周期位相がず
れている。
ロップ回路ＤＦＦ１，ＤＦＦ２は、フリップフロップ回
路ＦＦ１の出力信号ＸＱを４分周した出力信号ＱＨ，Ｑ
を出力し、その出力信号ＱＨ，Ｑは１／４周期位相がず
れている。
【００４４】上記のように構成されたプリスケーラ２１
ａの動作を図５に従って説明する。ＶＣＯ８の出力信号
ｆvcoが入力されると、フリップフロップ回路ＦＦ１，
ＦＦ２の動作により、フリップフロップ回路ＦＦ１から
入力信号ｆvcoを４分周した出力信号ＸＱが出力され
る。
ａの動作を図５に従って説明する。ＶＣＯ８の出力信号
ｆvcoが入力されると、フリップフロップ回路ＦＦ１，
ＦＦ２の動作により、フリップフロップ回路ＦＦ１から
入力信号ｆvcoを４分周した出力信号ＸＱが出力され
る。
【００４５】Ｄフリップフロップ回路ＤＦＦ１，ＤＦＦ
２の出力信号ＱＨ，Ｑは、ともにフリップフロップ回路
ＦＦ１の出力信号ＸＱを４分周、すなわち入力信号ｆvc
oを１６分周し、かつＤフリップフロップ回路ＤＦＦ１
の出力信号ＱＨと、Ｄフリップフロップ回路ＤＦＦ２の
出力信号ＱＨとは、位相が１／４周期分ずれた信号とな
る。
２の出力信号ＱＨ，Ｑは、ともにフリップフロップ回路
ＦＦ１の出力信号ＸＱを４分周、すなわち入力信号ｆvc
oを１６分周し、かつＤフリップフロップ回路ＤＦＦ１
の出力信号ＱＨと、Ｄフリップフロップ回路ＤＦＦ２の
出力信号ＱＨとは、位相が１／４周期分ずれた信号とな
る。
【００４６】スワローカウンタ１１が分周動作を行って
いない場合には、モジュール制御信号ＭＤはＨレベルと
なるため、Ｄフリップフロップ回路ＤＦＦ１，ＤＦＦ２
の出力信号ＱＨに関わらず、ＯＲ回路１４ｃの出力信号
ＯＲはＨレベルとなり、フリップフロップ回路ＦＦ３は
不活性化される。
いない場合には、モジュール制御信号ＭＤはＨレベルと
なるため、Ｄフリップフロップ回路ＤＦＦ１，ＤＦＦ２
の出力信号ＱＨに関わらず、ＯＲ回路１４ｃの出力信号
ＯＲはＨレベルとなり、フリップフロップ回路ＦＦ３は
不活性化される。
【００４７】この結果、フリップフロップ回路ＦＦ１，
ＦＦ２、ＤＦＦ１，ＤＦＦ２の動作により、入力信号ｆ
vcoを１６分周した出力信号Ｐoutが出力される。スワロ
ーカウンタ１１が分周動作を開始すると、モジュール制
御信号ＭＤがＬレベルとなる。
ＦＦ２、ＤＦＦ１，ＤＦＦ２の動作により、入力信号ｆ
vcoを１６分周した出力信号Ｐoutが出力される。スワロ
ーカウンタ１１が分周動作を開始すると、モジュール制
御信号ＭＤがＬレベルとなる。
【００４８】すると、ＯＲ回路１４ｃの出力信号ＯＲ
は、Ｄフリップフロップ回路ＤＦＦ１，ＤＦＦ２の出力
信号ＱＨに基づいて決定される。すなわち、Ｍ＋１分周
動作を開始するカウント始点ＳＰから、その入力信号ｆ
vcoの１２個のパルスをカウントするまでは、Ｄフリッ
プフロップ回路ＤＦＦ１，ＤＦＦ２の出力信号ＱＨは、
その少なくともいずれかがＨレベルとなるため、ＯＲ回
路１４ｃの出力信号ＯＲはＨレベルとなる。
は、Ｄフリップフロップ回路ＤＦＦ１，ＤＦＦ２の出力
信号ＱＨに基づいて決定される。すなわち、Ｍ＋１分周
動作を開始するカウント始点ＳＰから、その入力信号ｆ
vcoの１２個のパルスをカウントするまでは、Ｄフリッ
プフロップ回路ＤＦＦ１，ＤＦＦ２の出力信号ＱＨは、
その少なくともいずれかがＨレベルとなるため、ＯＲ回
路１４ｃの出力信号ＯＲはＨレベルとなる。
【００４９】この状態では、フリップフロップ回路ＦＦ
３の出力信号ＸＱＨはＬレベルに固定されている。入力
信号ｆvcoの１２個のパルスをカウントを終了すると、
フリップフロップ回路ＤＦＦ１，ＤＦＦ２の出力信号Ｑ
ＨがともにＬレベルとなるため、ＯＲ回路１４ｃの出力
信号ＯＲはＬレベルとなる。
３の出力信号ＸＱＨはＬレベルに固定されている。入力
信号ｆvcoの１２個のパルスをカウントを終了すると、
フリップフロップ回路ＤＦＦ１，ＤＦＦ２の出力信号Ｑ
ＨがともにＬレベルとなるため、ＯＲ回路１４ｃの出力
信号ＯＲはＬレベルとなる。
【００５０】すると、フリップフロップ回路ＦＦ３が活
性化され、フリップフロップ回路ＦＦ１〜ＦＦ３の動作
により、フリップフロップ回路ＦＦ１から入力信号ｆvc
oを５分周した出力信号ＸＱが出力される。
性化され、フリップフロップ回路ＦＦ１〜ＦＦ３の動作
により、フリップフロップ回路ＦＦ１から入力信号ｆvc
oを５分周した出力信号ＸＱが出力される。
【００５１】このような動作により、モジュール制御信
号ＭＤがＬレベルであれば、プリスケーラ２１ａは入力
信号ｆvcoのＭ＋１分周動作、すなわち１７分周動作を
行う。
号ＭＤがＬレベルであれば、プリスケーラ２１ａは入力
信号ｆvcoのＭ＋１分周動作、すなわち１７分周動作を
行う。
【００５２】この時、プリスケーラ２１ａにおいて、Ｍ
＋１分周を開始するカウント始点ＳＰから、モジュール
制御信号ＭＤが立ち下がるまでに遅れ時間Ｔｄｘが生じ
ている。
＋１分周を開始するカウント始点ＳＰから、モジュール
制御信号ＭＤが立ち下がるまでに遅れ時間Ｔｄｘが生じ
ている。
【００５３】この遅れ時間Ｔｄｘは、プリスケーラ２１
ａのエクステンダ部Ｅ、スワローカウンタ１１及び制御
回路１２の動作遅延時間が積算されたものであるが、同
期型フリップフロップ回路ＤＦＦ１，ＤＦＦ２で構成さ
れたエクステンダ部Ｅの動作遅延時間は、非同期型フリ
ップフロップ回路ＴＦＦ１，ＴＦＦ２で構成された従来
のエクステンダ部の動作遅延時間に対し十分に短くな
る。
ａのエクステンダ部Ｅ、スワローカウンタ１１及び制御
回路１２の動作遅延時間が積算されたものであるが、同
期型フリップフロップ回路ＤＦＦ１，ＤＦＦ２で構成さ
れたエクステンダ部Ｅの動作遅延時間は、非同期型フリ
ップフロップ回路ＴＦＦ１，ＴＦＦ２で構成された従来
のエクステンダ部の動作遅延時間に対し十分に短くな
る。
【００５４】すなわち、多数段のフリップフロップ回路
を接続してカウンタを構成した場合、非同期型Ｔフリッ
プフロップ回路で構成したカウンタは、その動作遅延時
間が積算されるのに対し、同期型Ｄフリップフロップ回
路で構成したカウンタは動作遅延時間が積算されること
はない。
を接続してカウンタを構成した場合、非同期型Ｔフリッ
プフロップ回路で構成したカウンタは、その動作遅延時
間が積算されるのに対し、同期型Ｄフリップフロップ回
路で構成したカウンタは動作遅延時間が積算されること
はない。
【００５５】従って、前記遅れ時間Ｔｄｘは、従来例の
遅れ時間Ｔｄより十分に短くなり、マージン時間Ｔｍが
長くなる。上記のように構成されたプリスケーラ２１ａ
及びＰＬＬ回路では、次に示す作用効果を得ることがで
きる。
遅れ時間Ｔｄより十分に短くなり、マージン時間Ｔｍが
長くなる。上記のように構成されたプリスケーラ２１ａ
及びＰＬＬ回路では、次に示す作用効果を得ることがで
きる。
【００５６】（１）プリスケーラ２１ａのエクステンダ
部ＥをＤフリップフロップ回路ＤＦＦ１，ＤＦＦ２より
なる同期型カウンタで構成したことにより、エクステン
ダ部Ｅの動作遅延時間を短縮することができる。
部ＥをＤフリップフロップ回路ＤＦＦ１，ＤＦＦ２より
なる同期型カウンタで構成したことにより、エクステン
ダ部Ｅの動作遅延時間を短縮することができる。
【００５７】（２）エクステンダ部Ｅの動作遅延時間を
短縮することができるので、モジュール制御信号ＭＤの
遅れ時間Ｔｄｘを短縮して、マージン時間Ｔｍを十分に
確保することができる。
短縮することができるので、モジュール制御信号ＭＤの
遅れ時間Ｔｄｘを短縮して、マージン時間Ｔｍを十分に
確保することができる。
【００５８】（３）マージン時間Ｔｍを十分に確保する
ことができるので、プリスケーラ２１ａの入力信号ｆvc
oの周波数が高くなっても、Ｍ＋１分周動作の誤動作を
防止することができる。
ことができるので、プリスケーラ２１ａの入力信号ｆvc
oの周波数が高くなっても、Ｍ＋１分周動作の誤動作を
防止することができる。
【００５９】（４）Ｍ分周動作及びＭ＋１分周動作を確
実に行うことができるので、ＰＬＬ回路のロックアップ
時間を短縮することができる。 （第二の実施の形態）図６は、第二の実施の形態のプリ
スケーラを示す。この実施の形態のプリスケーラ２１ｂ
は、エクステンダ部Ｅにおいて、前記第一の実施の形態
のＤフリップフロップ回路ＤＦＦ１，ＤＦＦ２に加え
て、同様な構成のＤフリップフロップ回路ＤＦＦ１，Ｄ
ＦＦ２をさらに接続して、６４分周動作と、６４＋１分
周動作を行う同期型カウンタを構成したものである。
実に行うことができるので、ＰＬＬ回路のロックアップ
時間を短縮することができる。 （第二の実施の形態）図６は、第二の実施の形態のプリ
スケーラを示す。この実施の形態のプリスケーラ２１ｂ
は、エクステンダ部Ｅにおいて、前記第一の実施の形態
のＤフリップフロップ回路ＤＦＦ１，ＤＦＦ２に加え
て、同様な構成のＤフリップフロップ回路ＤＦＦ１，Ｄ
ＦＦ２をさらに接続して、６４分周動作と、６４＋１分
周動作を行う同期型カウンタを構成したものである。
【００６０】この実施の形態では、エクステンダ部Ｅの
動作遅延時間は、Ｄフリップフロップ回路の２段分の動
作遅延時間となる。従って、非同期型カウンタで同様な
分周比のエクステンダ部を構成する場合に比して、モジ
ュール制御信号ＭＤの遅れ時間を短縮することができる
ので、第一の実施の形態と同様な作用効果を得ることが
できる。 （第三の実施の形態）図７は、第三の実施の形態のプリ
スケーラを示す。この実施の形態のプリスケーラ２１ｃ
は、エクステンダ部Ｅにおいて、前記第一の実施の形態
のＤフリップフロップ回路ＤＦＦ１，ＤＦＦ２に加え
て、さらに３段のＤフリップフロップ回路ＤＦＦ１ＲＳ
と、１段のＤフリップフロップ回路ＤＦＦ２ＲＳとで、
ジョンソンカウンタ形式の８分周同期型カウンタを接続
することにより、１２８分周動作と、１２８＋１分周動
作を行う同期型カウンタを構成したものであるこのよう
なジョンソンカウンタ形式の同期型カウンタでは、電源
投入時に各フリップフロップ回路に適切なデータがラッ
チされない場合、正常な分周比を得ることができない。
そこで、この実施の形態では、電源投入時に各Ｄフリッ
プフロップ回路ＤＦＦ１ＲＳ，ＤＦＦ２ＲＳにリセット
信号ＲＳを出力するクリア回路２３が設けられている。
動作遅延時間は、Ｄフリップフロップ回路の２段分の動
作遅延時間となる。従って、非同期型カウンタで同様な
分周比のエクステンダ部を構成する場合に比して、モジ
ュール制御信号ＭＤの遅れ時間を短縮することができる
ので、第一の実施の形態と同様な作用効果を得ることが
できる。 （第三の実施の形態）図７は、第三の実施の形態のプリ
スケーラを示す。この実施の形態のプリスケーラ２１ｃ
は、エクステンダ部Ｅにおいて、前記第一の実施の形態
のＤフリップフロップ回路ＤＦＦ１，ＤＦＦ２に加え
て、さらに３段のＤフリップフロップ回路ＤＦＦ１ＲＳ
と、１段のＤフリップフロップ回路ＤＦＦ２ＲＳとで、
ジョンソンカウンタ形式の８分周同期型カウンタを接続
することにより、１２８分周動作と、１２８＋１分周動
作を行う同期型カウンタを構成したものであるこのよう
なジョンソンカウンタ形式の同期型カウンタでは、電源
投入時に各フリップフロップ回路に適切なデータがラッ
チされない場合、正常な分周比を得ることができない。
そこで、この実施の形態では、電源投入時に各Ｄフリッ
プフロップ回路ＤＦＦ１ＲＳ，ＤＦＦ２ＲＳにリセット
信号ＲＳを出力するクリア回路２３が設けられている。
【００６１】前記Ｄフリップフロップ回路ＤＦＦ１ＲＳ
の具体的構成を図８に示し、前記Ｄフリップフロップ回
路ＤＦＦ２ＲＳの具体的構成を図９に示す。図８に示す
Ｄフリップフロップ回路ＤＦＦ１ＲＳは、図３に示すＤ
フリップフロップ回路ＤＦＦ１にリセット動作を行うた
めのトランジスタＴr1を追加したものであり、図9に示
すＤフリップフロップ回路ＤＦＦ２ＲＳは、図4に示す
Ｄフリップフロップ回路ＤＦＦ２にリセット動作を行う
ためのトランジスタＴr2を追加したものである。
の具体的構成を図８に示し、前記Ｄフリップフロップ回
路ＤＦＦ２ＲＳの具体的構成を図９に示す。図８に示す
Ｄフリップフロップ回路ＤＦＦ１ＲＳは、図３に示すＤ
フリップフロップ回路ＤＦＦ１にリセット動作を行うた
めのトランジスタＴr1を追加したものであり、図9に示
すＤフリップフロップ回路ＤＦＦ２ＲＳは、図4に示す
Ｄフリップフロップ回路ＤＦＦ２にリセット動作を行う
ためのトランジスタＴr2を追加したものである。
【００６２】そして、いずれのフリップフロップ回路に
おいても、Ｈレベルのリセット信号が入力されると、ト
ランジスタＴr1，Ｔr2がオンされて、出力信号がリセッ
トされるようになっている。
おいても、Ｈレベルのリセット信号が入力されると、ト
ランジスタＴr1，Ｔr2がオンされて、出力信号がリセッ
トされるようになっている。
【００６３】この実施の形態では、エクステンダ部Ｅの
動作遅延時間は、Ｄフリップフロップ回路の２段分の動
作遅延時間となる。従って、非同期型カウンタで同様な
分周比のエクステンダ部を構成する場合に比して、モジ
ュール制御信号ＭＤの遅れ時間を短縮することができる
ので、第一の実施の形態と同様な作用効果を得ることが
できる。 （第四の実施の形態）図１０は、第四の実施の形態のプ
リスケーラを示す。この実施の形態のプリスケーラ２１
ｄは、エクステンダ部Ｅにおいて、前記第二の実施の形
態のＤフリップフロップ回路ＤＦＦ１，ＤＦＦ２の前段
にＴフリップフロップ回路ＴＦＦを加えることにより、
１２８分周動作と、１２８＋１分周動作を行うカウンタ
を構成したものである。
動作遅延時間は、Ｄフリップフロップ回路の２段分の動
作遅延時間となる。従って、非同期型カウンタで同様な
分周比のエクステンダ部を構成する場合に比して、モジ
ュール制御信号ＭＤの遅れ時間を短縮することができる
ので、第一の実施の形態と同様な作用効果を得ることが
できる。 （第四の実施の形態）図１０は、第四の実施の形態のプ
リスケーラを示す。この実施の形態のプリスケーラ２１
ｄは、エクステンダ部Ｅにおいて、前記第二の実施の形
態のＤフリップフロップ回路ＤＦＦ１，ＤＦＦ２の前段
にＴフリップフロップ回路ＴＦＦを加えることにより、
１２８分周動作と、１２８＋１分周動作を行うカウンタ
を構成したものである。
【００６４】この実施の形態では、エクステンダ部Ｅの
動作遅延時間は、Ｔフリップフロップ回路の１段分と、
Ｄフリップフロップ回路の２段分の動作遅延時間とな
る。従って、非同期型カウンタで同様な分周比のエクス
テンダ部を構成する場合に比して、モジュール制御信号
ＭＤの遅れ時間を短縮することができるので、第一の実
施の形態と同様な作用効果を得ることができる。
動作遅延時間は、Ｔフリップフロップ回路の１段分と、
Ｄフリップフロップ回路の２段分の動作遅延時間とな
る。従って、非同期型カウンタで同様な分周比のエクス
テンダ部を構成する場合に比して、モジュール制御信号
ＭＤの遅れ時間を短縮することができるので、第一の実
施の形態と同様な作用効果を得ることができる。
【００６５】また、同じ分周比のエクステンダ部を同期
型カウンタのみで構成する場合に比して、回路構成を簡
略化することができる。上記実施の形態は、次に示すよ
うに変更することもできる。・エクステンダ部Ｅに使用
する同期式カウンタは、グレイコードカウンタ、ジョン
ソンカウンタ、リングカウンタ等としてもよい。
型カウンタのみで構成する場合に比して、回路構成を簡
略化することができる。上記実施の形態は、次に示すよ
うに変更することもできる。・エクステンダ部Ｅに使用
する同期式カウンタは、グレイコードカウンタ、ジョン
ソンカウンタ、リングカウンタ等としてもよい。
【００６６】
【発明の効果】以上詳述したように、この発明はエクス
テンダ部の動作遅延時間を短縮して、分周比切り替え動
作の誤動作に対するマージン時間を十分に確保し得るプ
リスケーラを提供することができる。
テンダ部の動作遅延時間を短縮して、分周比切り替え動
作の誤動作に対するマージン時間を十分に確保し得るプ
リスケーラを提供することができる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態のプリスケーラを示す回路
構成図である。
構成図である。
【図３】 Ｄフリップフロップ回路を示す回路構成図で
ある。
ある。
【図４】 Ｄフリップフロップ回路を示す回路構成図で
ある。
ある。
【図５】 プリスケーラの動作を示すタイミング波形図
である。
である。
【図６】 第二の実施の形態のプリスケーラを示す回路
構成図である。
構成図である。
【図７】 第三の実施の形態のプリスケーラを示す回路
構成図である。
構成図である。
【図８】 Ｄフリップフロップ回路を示す回路構成図で
ある。
ある。
【図９】 Ｄフリップフロップ回路を示す回路構成図で
ある。
ある。
【図１０】 第四の実施の形態のプリスケーラを示す回
路構成図である。
路構成図である。
【図１１】 ＰＬＬ回路を示すブロック図である。
【図１２】 従来のプリスケーラを示す回路構成図であ
る。
る。
【図１３】 Ｔフリップフロップ回路を示す回路構成図
である。
である。
【図１４】 従来のプリスケーラの動作を示す回路構成
図である。
図である。
２１ プリスケーラ ＭＤ モジュール制御信号 ｆvco 入力信号 Ｃ 分周切り替え部 Ｅ エクステンダ部 ＤＦＦ１，ＤＦＦ２ 同期型カウンタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J039 AC14 AC15 JJ07 KK09 KK11 KK23 KK27 MM16 5J106 PP03 QQ10 RR18
Claims (5)
- 【請求項１】 分周比切り替え信号に基づいて、分周比
を切り替えながら入力信号を分周する分周切り替え部
と、 前記分周切り替え部の出力信号を所定の分周比で分周す
るエクステンダ部とを備えたプリスケーラであって、 前記エクステンダ部を同期型カウンタで構成したことを
特徴とするプリスケーラ。 - 【請求項２】 分周比切り替え信号に基づいて、分周比
を切り替えながら入力信号を分周する分周切り替え部
と、 前記分周切り替え部の出力信号を所定の分周比で分周す
るエクステンダ部とを備えたプリスケーラであって、 前記エクステンダ部を、同期型カウンタと、非同期型カ
ウンタとで構成したことを特徴とするプリスケーラ。 - 【請求項３】 前記同期型カウンタは、同期型Ｄフリッ
プフロップ回路で構成したことを特徴とする請求項１乃
至２のいずれかに記載のプリスケーラ。 - 【請求項４】 前記非同期型カウンタは、非同期型Ｔフ
リップフロップ回路で構成したことを特徴とする請求項
２記載のプリスケーラ。 - 【請求項５】 基準クロック信号を分周して基準信号を
生成する基準部分周器と、 前記基準信号と、比較信号との位相を比較する位相比較
器と、 前記位相比較器の出力信号を電圧信号に変換するチャー
ジポンプと、 前記チャージポンプの出力信号を平滑するローパスフィ
ルタと、 前記ローパスフィルタの出力電圧に基づく周波数のパル
ス信号を出力する電圧制御発振器と、 前記電圧制御発振器の出力信号を分周して、前記比較信
号として出力する比較分周器とからなるＰＬＬ回路であ
って、 前記比較分周器は、 前記電圧制御発振器の出力信号を、モジュール制御信号
に基づいて、異なる分周比で分周した出力信号を出力す
るプリスケーラと、 前記プリスケーラの出力信号を分周するメインカウンタ
と、 前記プリスケーラの出力信号を分周するスワローカウン
タと、 前記メインカウンタとスワローカウンタのカウント信号
に基づいて、前記モジュール制御信号を生成する制御回
路とから構成し、 前記プリスケーラは、 前記分周比切り替え信号に基づいて、分周比を切り替え
ながら入力信号を分周する分周切り替え部と、 前記分周切り替え部の出力信号を所定の分周比で分周す
るエクステンダ部とから構成し、 前記エクステンダ部の少なくとも一部を同期型カウンタ
で構成したことを特徴とするＰＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31163699A JP2001136059A (ja) | 1999-11-01 | 1999-11-01 | プリスケーラ及びｐｌｌ回路 |
| US09/667,555 US6466065B1 (en) | 1999-11-01 | 2000-09-22 | Prescaler and PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31163699A JP2001136059A (ja) | 1999-11-01 | 1999-11-01 | プリスケーラ及びｐｌｌ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008150733A Division JP2008271593A (ja) | 2008-06-09 | 2008-06-09 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001136059A true JP2001136059A (ja) | 2001-05-18 |
Family
ID=18019661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31163699A Pending JP2001136059A (ja) | 1999-11-01 | 1999-11-01 | プリスケーラ及びｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6466065B1 (ja) |
| JP (1) | JP2001136059A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2007135793A1 (ja) * | 2006-05-24 | 2007-11-29 | Sharp Kabushiki Kaisha | カウンタ回路およびそれを備える制御信号生成回路ならびに表示装置 |
| WO2008078617A1 (ja) * | 2006-12-22 | 2008-07-03 | International Manufacturing And Engineering Services Co., Ltd. | 高速プログラマブル同期カウンタ回路およびカウント方法 |
| WO2009050854A1 (ja) * | 2007-10-19 | 2009-04-23 | Advantest Corporation | 回路および発振装置 |
| JP2009530894A (ja) * | 2006-03-13 | 2009-08-27 | エヌエックスピー ビー ヴィ | ダブルデータレート・インタフェース |
| CN114995092A (zh) * | 2022-06-15 | 2022-09-02 | 西安电子科技大学芜湖研究院 | 一种时间数字转换电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2425654C (en) * | 2002-04-16 | 2006-04-11 | Research In Motion Limited | Frequency divider system |
| US6968029B1 (en) * | 2004-08-03 | 2005-11-22 | Skyworks Solutions, Inc. | Frequency prescaler |
| US7652517B2 (en) * | 2007-04-13 | 2010-01-26 | Atmel Corporation | Method and apparatus for generating synchronous clock signals from a common clock signal |
| TW201009586A (en) * | 2008-08-27 | 2010-03-01 | Macroblock Inc | Coordinated operation circuit |
| CN102324913B (zh) * | 2011-06-30 | 2013-12-25 | 西安电子科技大学 | 基于hbt器件的可预置d触发器 |
| US10742220B1 (en) * | 2019-04-30 | 2020-08-11 | Synopsys, Inc. | Method and apparatus for operating programmable clock divider using reset paths |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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