CN210578497U - 任意整数分频器及锁相环系统 - Google Patents

Abstract

本申请提供一种任意整数分频器及锁相环系统。任意整数分频器包括分频模块和逻辑运算模块。分频模块的第一输入端作为任意整数分频器的第一输入端，用于接收第一信号；分频模块的第二输入端作为任意整数分频器的第二输入端，用于接收控制信号；分频模块的输出端连接逻辑运算模块的第一输入端；逻辑运算模块的输出端作为任意整数分频器的输出端；逻辑运算模块的输出端连接分频模块的第三输入端和逻辑运算模块的第二输入端。本申请提供的任意整数分频器结构简单，易于实现。

Description

任意整数分频器及锁相环系统

技术领域

本申请涉及数字电路技术领域，尤其涉及一种任意整数分频器及锁相环系统。

背景技术

锁相环系统通常由鉴频鉴相器、滤波器和压控振荡器三部分组成前馈通路，由分频器组成频率相位的反馈通路。分频器将压控振荡器的频率分频后输入鉴频鉴相器，鉴频鉴相器将此频率时钟与参考时钟的相位差转换成电压信号输出，经低通滤波器滤波后形成压控振荡器的控制电压，对振荡器输出信号的频率进行调制。

一般的锁相环系统中的分频器，是通过将n个D触发器级联来实现2ⁿ分频的，不能实现任意整数的分频。但是，随着集成电路的发展，系统对锁相环的灵活性要求越来越高，对于不同的应用需求，系统向锁相环提供不同的参考时钟，需要分频器提供较宽的分频比，因此，2ⁿ分频电路难以满足要求，需要提供能够进行任意整数分频的分频器。

传统技术中的任意整数分频器电路，需要通过切换开关来进行奇偶选择，存在实现复杂的问题。

实用新型内容

基于此，有必要提供一种任意整数分频器及锁相环系统。

一种任意整数分频器，包括：分频模块和逻辑运算模块；

所述分频模块的第一输入端作为所述任意整数分频器的第一输入端，用于接收第一信号；所述分频模块的第二输入端作为所述任意整数分频器的第二输入端，用于接收控制信号；所述分频模块的输出端连接所述逻辑运算模块的第一输入端；所述逻辑运算模块的输出端作为所述任意整数分频器的输出端；所述逻辑运算模块的输出端连接所述分频模块的第三输入端和所述逻辑运算模块的第二输入端；

所述分频模块根据所述控制信号对所述第一信号进行分频处理生成第二信号，并将所述第二信号发送给所述逻辑运算模块；所述逻辑运算模块对所述第二信号进行逻辑运算后生成第三信号并输出，且所述逻辑运算模块将所述第三信号输入所述分频模块和所述逻辑运算模块。

在其中一个实施例中，所述分频模块包括多个子分频单元；

所述子分频单元控制信号输入端连接反向信号输入端；所述子分频单元的信号输出端连接下一级所述子分频单元的信号输入端；所述子分频单元的反向信号输出端连接下一级所述子分频单元的反向信号输入端；

所述多个子分频单元中的第一级所述子分频单元的信号输入端和反向信号输入端作为所述分频模块的第一输入端，用于接收所述第一信号；各所述子分频单元的数据输入端作为所述分频模块的第二输入端，用于接收所述控制信号；各所述子分频单元的预置数控制端作为所述分频模块的第三输入端，分别连接所述逻辑运算模块的输出端，用于接收所述第三信号；各所述子分频单元的信号输出端和反向信号输出端作为所述分频模块的输出端，均连接所述逻辑运算模块的第一输入端，用于输出所述第二信号。

在其中一个实施例中，所述子分频单元包括第一D触发器、第一与非门、第二与非门和反相器，所述反相器的输入端和所述第一与非门的第一输入端作为所述子分频单元的数据输入端，所述反相器的输出端连接所述第二与非门的第二输入端；所述第一与非门的第二输入端和所述第二与非门的第一输入端作为所述子分频单元的预置数控制端；所述第一与非门的输出端连接所述第一D触发器的复位信号输入端，所述第二与非门的输出端连接所述第一D触发器的设置信号输入端。

在其中一个实施例中，所述控制信号为配置字信号。

在其中一个实施例中，所述配置字信号的数据位数大于等于。

在其中一个实施例中，当所述第三信号为高电平时，所述子分频单元工作在预置数状态，所述子分频单元的信号输出端输出的值等于数据输入端输入的值；当所述第三信号为低电平时，所述子分频单元的信号输出端输出的值等于控制信号输入端输入的值。

在其中一个实施例中，所述逻辑运算模块包括运算单元、清零单元和驱动整形单元；

所述运算单元的第一输入端作为所述逻辑运算模块的第一输入端，所述运算单元的输入端连接所述分频模块的输出端，用于接收所述第二信号；所述运算单元的输出端连接所述清零单元的输入端；所述清零单元的输出端连接所述驱动整形单元的输入端；所述驱动整形单元的输出端作为所述逻辑运算模块的输出端；所述运算单元的第二输入端作为所述逻辑运算模块的第二输入端，所述驱动整形单元的输出端连接所述运算单元的第二输入端。

在其中一个实施例中，所述清零单元包括第二D触发器，所述第二D触发器为下降沿有效的D触发器，所述运算单元的输出端连接所述第二D触发器的输入端；所述第二D触发器的输出端连接所述驱动整形单元的输入端。

在其中一个实施例中，所述运算单元为可编程逻辑运算单元。

一种锁相环系统，包括如上任一项所述的任意整数分频器。

本申请实施例提供的所述任意整数分频器及锁相环系统，所述任意整数分频器包括所述分频模块和所述逻辑运算模块。所述分频模块对所述第一信号进行分频处理，所述逻辑运算模块进一步进行逻辑运算后生成所述第三信号。本实施例提供的所述任意整数分频器能够实现对所述第一信号的任意整数分频，无需进行奇偶选择，无需设置切换开关，结构简单，便于实现，极大地提高了适用性。另外，所述逻辑运算模块将所述第三信号输入至所述分频模块和所述逻辑运算模块，提高了所述分频模块和所述逻辑运算模块分频和运算的准确性。

附图说明

图1为本申请一个实施例提供的任意整数分频器的结构示意图；

图2为本申请一个实施例提供的分频模块的结构示意图；

图3为本申请一个实施例提供的子分频单元的结构示意图；

图4为本申请一个实施例提供的逻辑运算模块的结构示意图；

图5为本申请一个实施例提供的数据位数为9时的逻辑运算模块的结构示意图；

图6为本申请一个实施例提供的数据位数为9时的各信号对比示意图。

附图标记说明

任意整数分频器 10

分频模块 100

子分频单元 110

第一D触发器 111

第一与非门 112

第二与非门 113

反相器 114

逻辑运算模块 200

运算单元 210

第二D触发器 221

清零单元 220

驱动整形单元 230

具体实施方式

为使本申请的目的、技术方案及优点更加清楚明白，以下结合附图对本申请任意整数分频器的具体实施方式进行说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

本申请实施例提供的任意整数分频器10可以用作锁相环的分频器或者时钟发生器。

请参见图1，本申请一个实施例提供一种任意整数分频器10。所述任意整数分频器10包括分频模块100和逻辑运算模块200。所述分频模块100包括第一输入端、第二输入端和输出端。所述逻辑运算模块200包括第一输入端、第二输入端、第三输入端和输出端。所述分频模块100的输出端连接所述逻辑运算模块200的输入端。所述逻辑运算模块200的输出端连接所述分频模块100的第三输入端和所述逻辑运算模块200的第二输入端。

所述分频模块100的第一输入端作为所述任意整数分频器10的第一输入端，用于接收第一信号CLK_IN。所述分频模块100的第二输入端作为所述任意整数分频器10的第二输入端，用于接收控制信号DIV<n:0>。所述逻辑运算模块200的输出端作为所述任意整数分频器10的输出端，用于输出第三信号CLK_OUT。

所述分频模块100根据所述控制控制信号DIV<n:0>对所述第一信号CLK_IN进行分频处理，生成第二信号CLK_DIV。所述分频模块100将所述第二信号CLK_DIV发送至所述逻辑运算模块200。所述逻辑运算模块200按照预设逻辑电路或算法进行逻辑运算，将所述第二信号CLK_DIV按照预设子分频因数分频后生成所述第三信号CLK_OUT并输出。同时，所述逻辑运算模块200将所述第三信号CLK_OUT输入至所述分频模块100和所述逻辑运算模块200。

本实施例中，所述任意整数分频器10包括所述分频模块100和所述逻辑运算模块200。所述分频模块100对所述第一信号CLK_IN进行分频处理，所述逻辑运算模块200进一步进行逻辑运算后生成所述第三信号CLK_OUT。本实施例提供的所述任意整数分频器10能够实现对所述第一信号的任意整数分频，无需进行奇偶选择，无需设置切换开关，结构简单，便于实现，极大地提高了适用性。另外，所述逻辑运算模块200将所述第三信号CLK_OUT输入至所述分频模块100和所述逻辑运算模块200，提高了所述分频模块10和所述逻辑运算模块200分频和运算的准确性。

请参见图2，在一个实施例中，所述分频模块100包括多个子分频单元110。所述子分频单元110可以为具有预置数功能的D触发器(SDFF)。所述子分频单元110包括数据输入端N、预置数控制端Ld、信号输入端CK、反向信号输入端CK_、控制信号输入端D、信号输出端Q、反向信号输出端QB。

其中，每个所述子分频单元110的控制信号输入端D连接自身的反向信号输入端QB，同时，每个所述子分频单元110的信号输出端Q连接下一级的所述子分频单元110的信号输入端CK。所述子分频单元110的反向信号输出端QB连接下一级所述子分频单元110的反向信号输入端CK_。

多个所述子分频单元110中，第一级所述子分频单元110的信号输入端CK和反向信号输入端CK_作为所述分频模块100的第一输入端，用于接收所述第一信号CLK_IN。其中，第一级所述子分频单元110的信号输入端CK接收所述第一信号CLK_IN中的clk，第一级所述子分频单元110的反向信号输入端CK_接收所述第一信号CLK_IN中的clkb。各所述子分频单元110的数据输入端N作为所述分频模块100的第二输入端，用于接收所述控制信号DIV<n:0>。各所述子分频单元110的预置数控制端Ld作为所述分频模块100的第三输入端。各所述子分频单元110的预置数控制端Ld与所述逻辑运算模块200的输出端连接，用于接收所述第三信号CLK_OUT。所述子分频单元110的信号输出端Q和反向信号输出端QB作为所述分频模块100的输出端。所述子分频单元110的信号输出端Q和反向信号输出端QB均与所述逻辑运算模块200的第一输入端，用于输出所述第二信号CLK_DIV。

在一个实施例中，当所述第三信号CLK_OUT为高电平时，所述子分频单元110工作在预置数状态，所述子分频单元110的信号输出端输出的值等于数据输入端输入的值。当所述第三信号CLK_OUT为低电平时，所述子分频单元110的信号输出端的值等于控制信号输入端输入的值。

以上几个实施例介绍的所述分频模块100，结构简单，易于实现。同时，将各所述子分频单元110的预置数控制端Ld连接所述逻辑运算模块200的输出端，接收所述第三信号CLK_OUT，实现所述子分频单元110的预置数控制，结构更加方便，且方便记忆。

请参见图3，在一个实施例中，所述子分频单元110包括一个D触发器、两个与非门和一个反相器。如图3所示，所述子分频单元110包括第一D触发器111、第一与非门112、第二与非门113和反相器114。所述第一D触发器111具有清零功能。所述反相器114的输入端和所述第一与非门112的第一输入端作为所述子分频单元110的数据输入端N，所述反相器114的输出端连接所述第二与非门113的第二输入端。所述第一与非门112的第二输入端和所述第二与非门113的第一输入端作为所述子分频单元110的预置数控制端Ld。所述第一与非门112的输出端连接所述第一D触发器111的复位信号输入端。所述第二与非门113的输出端连接所述第一D触发器111的设置信号输入端。

本实施例中，所述子分频单元110包括第一D触发器111、第一与非门112、第二与非门113和反相器114，实现具有预置数功能的触发器，电路总体复杂度低，电路规模小，便于实现，且功耗小。

在一个实施例中，所述控制信号为配置字信号。所述控制信号用于确定所述任意整数分频器10的分频范围。所述配置字信号的数据位数可以根据实际需求设置。所述配置字信号的数据位数大于等于2。假设所述配置字信号的数据位数为n，分频范围为2-(2ⁿ-1)。例如，当所述配置字信号的数据位数为9，则，所述控制信号为DIV<8:0>，所述任意整数分频器10的分频范围2-(2⁹-1)＝2-511分频。

请参见图4，以下结合实施例对所述逻辑运算模块200进行进一步说明。如图4所示，所述逻辑运算模块200包括运算单元210、清零单元220和驱动整形单元230。

所述运算单元210包括第一输入端、第二输入端和输出端。所述清零单元220包括输入端和输出端。所述驱动整形单元230包括输入端和输出端。所述运算单元210的第一输入端作为所述逻辑运算模块200的第一输入端，用于接收所述第二信号CLK_DIV。所述运算单元210的第二输入端作为所述逻辑运算模块200的第二输入端，用于接收所述第三信号CLK_OUT。所述驱动整形单元230的输出端作为所述逻辑运算模块200的输出端。

所述运算单元210的第一输入端与所述分频模块100的输出端，具体的，所述运算单元210的第一输入端分别连接各所述子分频单元110的信号输出端和反向信号输出端。所述运算单元210的第二输入端连接所述驱动整形单元230的输出端。所述运算单元210的输出端连接所述清零单元220的输入端。所述清零单元220的输出端连接所述驱动整形单元230的输入端。

所述运算单元210对所述分频模块100输出的第二信号CLK_DIV进行逻辑运算，输出中间信号DFFLD_IN。所述清零单元220和所述驱动整形单元230分别对所述中间信号DFFLD_IN进行清零、驱动和整形，输出所述第三信号CLK_OUT。输出的第三信号CLK_OUT返回输入所述运算单元210。

所述清零单元220包括第二触发器221，所述第二D触发器221为下降沿有效的D触发器。所述运算单元210的输出端连接所述第二D触发器221的输入端D。所述第二D触发器221的输出端连接所述驱动整形单元230的输入端Q。

在一个实施例中，所述驱动整形单元230可以包括反相器。所述反相器的输入端与所述清零单元220的输出端连接，所述反相器的输出端作为所述逻辑运算模块200的输出端。

在一个实施例中，所述运算单元210为可编程逻辑运算单元。可编程逻辑运算单元成本低，实现方便。当然，所述逻辑运算模块200也可以整个设计为可编程逻辑运算模块。在一些其他的实施例中，所述运算单元210也可以为其他具有分频功能的结构。

请参见图5，以下通过一个具体实例来对所述运算单元210及所述任意整数分频器10的工作过程进行详述。本实施例中，假设所述控制信号为配置字信号，所述配置字信号的数据位数为9。所述任意整数分频器10可实现2-(2⁹-1)，即2至511分频。所述运算单元210包括5个或非门、4个与非门1个D触发器和3分反相器。编号为0至8的所述子分频单元110分别输出信号q0-q8，分别连接至或非门和与非门的输入端。经过所述运算单元210的运算，生成所述中间信号DFFLD_IN。所述中间信号DFFLD_IN输入下降沿有效的D触发器的信号输入端D。下降沿有效的D触发器过滤掉所述中间信号DFFLD_IN在时钟上升沿产生的尖峰脉冲，在下降沿到来时，将信号输出至所述驱动整形单元230，得到最终的所述第三信号CLK_OUT。

请参见图6，假设所述配置字信号的数据位数为9，则所述控制信号DIV<n:0>＝000011101，此时分频数为29，各信号对比示意图如图6所示。图中q0～q8为各所述子分频单元输出的所述第二信号CLK_DIV，DFFLD_IN为所述中间信号，假设所述第一信号CLK_IN为1GHz，则所述第三信号CLK_OUT为1GHz/29＝34.483MHz。

另外，本申请还提供一种锁相环系统，包括如上所述的任意整数分频器10。在一个具体的实施例中，所述锁相环系统包括鉴频鉴相器、滤波器、压控振荡器和所述任意整数分频器10。所述鉴频鉴相器、所述滤波器和所述压控振荡器组成前馈通路，所述任意整数分频器10组成频率相位的反馈通路。所述任意整数分频器10将所述压控振荡电路的频率分频后输入所述鉴频鉴相器，所述鉴频鉴相器将此时钟与参考时钟的相位差转换为电压信号输出，经所述滤波器滤波后形成压控振荡器的控制电压，对所述压控振荡器输出的信号的频率进行调制。由于所述分频锁相电路包括所述任意整数分频器10，因此，该锁相环系统具有所述任意整数分频器10所具有的所有有益效果。另外，本实施例中，所述任意整数分频器10的所述第三信号CLK_OUT的高电平脉冲宽度是固定的，脉冲宽度等于所述第一信号的周期。所述锁相环系统中，反馈分频器和输入预分频器的输出时钟的高电平脉冲宽度远小于时钟周期，这样，在每个时钟周期，鉴频鉴相器和电平转换器的工作时间就会缩短，减小了锁相环系统的功能。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种任意整数分频器，其特征在于，包括：分频模块(100)和逻辑运算模块(200)；

所述分频模块(100)的第一输入端作为所述任意整数分频器的第一输入端，用于接收第一信号；所述分频模块(100)的第二输入端作为所述任意整数分频器的第二输入端，用于接收控制信号；所述分频模块(100)的输出端连接所述逻辑运算模块(200)的第一输入端；所述逻辑运算模块(200)的输出端作为所述任意整数分频器的输出端；所述逻辑运算模块(200)的输出端连接所述分频模块(100)的第三输入端和所述逻辑运算模块(200)的第二输入端；

所述分频模块(100)根据所述控制信号对所述第一信号进行分频处理生成第二信号，并将所述第二信号发送给所述逻辑运算模块(200)；所述逻辑运算模块(200)对所述第二信号进行逻辑运算后生成第三信号并输出，且所述逻辑运算模块(200)将所述第三信号输入所述分频模块(100)和所述逻辑运算模块(200)。

2.根据权利要求1所述的任意整数分频器，其特征在于，所述分频模块(100)包括多个子分频单元(110)；

所述子分频单元(110)控制信号输入端连接反向信号输入端；所述子分频单元(110)的信号输出端连接下一级所述子分频单元(110)的信号输入端；所述子分频单元(110)的反向信号输出端连接下一级所述子分频单元(110)的反向信号输入端；

所述多个子分频单元(110)中的第一级所述子分频单元(110)的信号输入端和反向信号输入端作为所述分频模块(100)的第一输入端，用于接收所述第一信号；各所述子分频单元(110)的数据输入端作为所述分频模块(100)的第二输入端，用于接收所述控制信号；各所述子分频单元(110)的预置数控制端作为所述分频模块(100)的第三输入端，分别连接所述逻辑运算模块(200)的输出端，用于接收所述第三信号；各所述子分频单元(110)的信号输出端和反向信号输出端作为所述分频模块(100)的输出端，均连接所述逻辑运算模块(200)的第一输入端，用于输出所述第二信号。

3.根据权利要求2所述的任意整数分频器，其特征在于，所述子分频单元(110)包括第一D触发器(111)、第一与非门(112)、第二与非门(113)和反相器(114)，所述反相器(114)的输入端和所述第一与非门(112)的第一输入端作为所述子分频单元(110)的数据输入端，所述反相器(114)的输出端连接所述第二与非门(113)的第二输入端；所述第一与非门(112)的第二输入端和所述第二与非门(113)的第一输入端作为所述子分频单元(110)的预置数控制端；所述第一与非门(112)的输出端连接所述第一D触发器(111)的复位信号输入端，所述第二与非门(113)的输出端连接所述第一D触发器(111)的设置信号输入端。

4.根据权利要求2所述的任意整数分频器，其特征在于，所述控制信号为配置字信号。

5.根据权利要求4所述的任意整数分频器，其特征在于，所述配置字信号的数据位数大于等于2。

6.根据权利要求2至5任一项所述的任意整数分频器，其特征在于，当所述第三信号为高电平时，所述子分频单元(110)工作在预置数状态，所述子分频单元(110)的信号输出端输出的值等于数据输入端输入的值；当所述第三信号为低电平时，所述子分频单元(110)的信号输出端输出的值等于控制信号输入端输入的值。

7.根据权利要求1所述的任意整数分频器，其特征在于，所述逻辑运算模块(200)包括运算单元(210)、清零单元(220)和驱动整形单元(230)；

所述运算单元(210)的第一输入端作为所述逻辑运算模块(200)的第一输入端，所述运算单元(210)的输入端连接所述分频模块(100)的输出端，用于接收所述第二信号；所述运算单元(210)的输出端连接所述清零单元(220)的输入端；所述清零单元(220)的输出端连接所述驱动整形单元(230)的输入端；所述驱动整形单元(230)的输出端作为所述逻辑运算模块(200)的输出端；所述运算单元(210)的第二输入端作为所述逻辑运算模块(200)的第二输入端，所述驱动整形单元(230)的输出端连接所述运算单元(210)的第二输入端。

8.根据权利要求7所述的任意整数分频器，其特征在于，所述清零单元(220)包括第二D触发器(221)，所述第二D触发器(221)为下降沿有效的D触发器，所述运算单元(210)的输出端连接所述第二D触发器(221)的输入端；所述第二D触发器(221)的输出端连接所述驱动整形单元(230)的输入端。

9.根据权利要求7所述的任意整数分频器，其特征在于，所述运算单元(210)为可编程逻辑运算单元。

10.一种锁相环系统，其特征在于，包括如权利要求1至9任一项所述的任意整数分频器。

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