KR101091488B1 - 프리스케일러 및 이를 구비한 위상고정루프 주파수 합성기 - Google Patents

프리스케일러 및 이를 구비한 위상고정루프 주파수 합성기 Download PDF

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 전류 소모를 감소시켜 소비전력을 최소화할 수 있는 프리스케일러를 제공하는데 그 목적이 있다.
이를 위해, 본 발명은 적어도 하나의 D-플립플롭을 구비하되, 상기 D-플립플롭은 클럭신호와 클럭바신호에 의해 응답하여 데이터를 전송하는 제1 전송 게이트와, 상기 클럭신호가 지연된 지연클럭신호와, 상기 지연클럭신호의 위상과 반대인 지연클럭바신호에 응답하여 상기 제1 전송 게이트를 통해 전송된 데이터를 래치하는 제1 래치와, 상기 지연클럭신호와 상기 지연클럭바신호에 응답하여 상기 제1 래치로부터 출력된 데이터를 전송하는 제2 전송 게이트와, 상기 클럭신호와, 상기 클럭신호의 위상과 반대인 클럭바신호에 응답하여 상기 제2 전송 게이트를 통해 전송된 데이터를 래치하는 제2 래치를 구비하는 프리스케일러를 구비한다.
따라서, 본 발명에 의하면, 프리스케일러를 아날로그 회로인 CML(Current Mode Logic)으로 구성하는 것이 아니라 디지털 동작하는 인버터로 구성된 D-플립플롭으로 구성하여 전체 회로 구성을 디지털화함으로써 N/S 분주부와의 인터페이스를 위한 별도의 회로(증폭부)가 필요하지 않아 프리스케일러의 회로 설계를 단순화하는 동시에 전류 소모를 감소시킬 수 있다.
프리스케일러, 위상고정루프, PLL, 주파수 합성기, D-플립플롭

Description

프리스케일러 및 이를 구비한 위상고정루프 주파수 합성기{PRESCALER AND PHASE LOCKED LOOP FREQUENCY SYNTHESIZER HAVING THE SAME}
본 발명은 위상고정루프 주파수 합성기에 관한 것으로서, 저전력 소모를 만족시키는 프리스케일러(prescaler) 및 이를 구비하는 위상고정루프 주파수 합성기에 관한 것이다.
이동통신 단말기 등과 같은 무선통신 응용분야에서 고성능의 주파수 합성기는 주요한 요소가 되며, 주파수 합성은 위상고정루프(Phase Locked Loop, PLL) 방식을 이용하여 이루어진다. 대부분의 무선통신용 주파수 합성기는 채널을 가변적으로 선택할 수 있도록 하기 위하여 프로그램 가능한 분주 비를 요구하며, 높은 주파수에서의 동작을 필요로 하므로 두 가지의 분주 비를 갖는 프리스케일러를 기반으로 하는 위상고정루프 방식이 널리 이용된다. 프리스케일러는 주파수 합성기의 속도를 결정하는 중요한 블록이기 때문에 고속동작과 저전력 소모의 요구조건을 동시에 만족시켜야 한다.
도 1은 종래기술에 따른 위상고정루프 주파수 합성기를 간략하게 도시한 블록도이다.
도 1을 참조하면, 종래기술에 따른 위상고정루프 주파수 합성기는 주파수 변환부(10), 위상/주파수 검출부(Phase/Frequency Detector, PFD)(12), 차지펌프(charge pump)(14), 루프필터(loop filter)(16), 전압제어 발진부(Voltage Controlled Oscillator, VCO)(18), 1/2 분주부(20), 제1 증폭부(22), 프리스케일러(prescaler, 24), 제2 증폭부(26), N/S 분주부(N/S programmable counter, 28)를 구비한다.
이들 구성 중, 본 발명과 밀접한 관련이 있는 프리스케일러(24)에 대해서 설명하기로 한다.
프리스케일러(24)는 전압제어 발진부(18)로부터 고주파 신호가 직접 인가되어 빠른 스위칭 타임을 필요로 한다. 이를 위해 기존의 프리스케일러(24)는 다이나믹(dynamic) 회로를 이용하여 설계되었다. 하지만, 다이나믹 회로는 풀-스윙(full swing)의 입력신호와 풀 레인지(full range)의 인터널 시그널 스윙(internal signal swing)을 필요로 하기 때문에 추가적인 회로가 필요하였고, 이것은 프리스케일러의 동작 속도를 제한시키는 원인이 되었다. 이에 따라, 전압 스윙(voltage swing)을 제한함으로써 고속 동작을 가능하게 하는 CML(Current Mode Logic)이 제안되었다.
그러나, 종래기술에서와 같이 CML로 설계된 프리스케일러는 아날로그로 설계되기 때문에 전류 소모가 증가할 뿐만 아니라, 풀 스윙 신호가 아니라 스몰 스윙 신호(small swing signal)를 사용하기 때문에 도 1에서 N/S 분주부(28)와 같이 풀 스윙하는 디지털 회로와의 인터페이스(interface)를 위해 제2 증폭부(26)가 추가되어야 한다. 이에 따라, 소비전력이 증가하고, 제2 증폭부(26)와 같이 인터페이스를 위한 별도의 주변회로가 필요하여 주파수 합성기의 설계가 복잡해지는 문제가 발생되었다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 전류 소모를 감소시켜 소비전력을 최소화할 수 있는 프리스케일러를 제공하는데 그 목적이 있다.
둘째, 본 발명은 회로 설계를 단순화할 수 있는 위상고정루프 주파수 합성기를 제공하는데 다른 목적이 있다.
셋째, 본 발명은 위상 잡음을 최소화할 수 있는 위상고정루프 주파수 합성기를 제공하는데 또 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 적어도 하나의 D-플립플롭을 구비하되, 상기 D-플립플롭은 클럭신호와 클럭바신호에 의해 응답하여 데이터를 전송하는 제1 전송 게이트와, 상기 클럭신호가 지연된 지연클럭신호와, 상기 지연클럭신호의 위상과 반대인 지연클럭바신호에 응답하여 상기 제1 전송 게이트를 통해 전송된 데이터를 래치하는 제1 래치와, 상기 지연클럭신호와 상기 지연클럭바신호에 응답하여 상기 제1 래치로부터 출력된 데이터를 전송하는 제2 전송 게이트와, 상기 클럭신호와, 상기 클럭신호의 위상과 반대인 클럭바신호에 응답하여 상기 제2 전송 게이트를 통해 전송된 데이터를 래치하는 제2 래치를 구비하는 프리스케일러를 구비한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은 기준 주파수를 입력받아 분주시켜 출력하는 주파수 변환부와, 상기 주파수 변환부로부터 분주된 기준 주파수와 피드백된 출력 주파수를 비교하는 위상/주파수 검출부와, 상기 위상/주파수 검출부로부터 출력된 직류신호에 포함된 잡음성분을 제거하는 루프필터와, 상기 루프필터로부터 출력되는 직류신호에 비례하는 주파수의 클럭신호를 발생하는 전압제어 발진부와, 상기 전압제어 발진부로부터 출력되는 클럭신호를 분주하는 프리스케일러와, 상기 프리스케일러로부터 분주된 클럭신호를 입력받아 분주하여 상기 위상/주파수 검출부로 출력 주파수를 출력하는 N/S 분주부를 구비하되, 상기 프리스케일러는, 적어도 하나의 D-플립플롭을 구비하되, 상기 D-플립플롭은 클럭신호와 클럭바신호에 의해 응답하여 데이터를 전송하는 제1 전송 게이트와, 상기 클럭신호가 지연된 지연클럭신호와, 상기 지연클럭신호의 위상과 반대인 지연클럭바신호에 응답하여 상기 제1 전송 게이트를 통해 전송된 데이터를 래치하는 제1 래치와, 상기 지연클럭신호와 상기 지연클럭바신호에 응답하여 상기 제1 래치로부터 출력된 데이터를 전송하는 제2 전송 게이트와, 상기 클럭신호와, 상기 클럭신호의 위상과 반대인 클럭바신호에 응답하여 상기 제2 전송 게이트를 통해 전송된 데이터를 래치하는 제2 래치를 구비하는 위상고정루프 주파수 합성기를 제공한다.
본 발명에 의하면, 프리스케일러를 아날로그 회로인 CML으로 구성하는 것이 아니라 디지털 동작하는 인버터로 구성된 D-플립플롭으로 구성하여 전체 회로 구성을 디지털화함으로써 N/S 분주부와의 인터페이스를 위한 별도의 회로(증폭부)가 필요하지 않아 프리스케일러의 회로 설계를 단순화하는 동시에 전류 소모를 감소시킬 수 있다.
또한, 본 발명에 의하면, 프리스케일러가 1/2 분주부로부터 분주된 클럭신호를 입력받는 것이 아니라 전압제어 발진부로부터 직접 클럭신호를 입력받음에 따라 전체 분주 비를 1/2로 감소시킬 수 있으며, 이를 통해 20log102만큼의 위상 잡음을 감소시킬 수 있다.
전술한 바와 같이, 종래기술에 따른 주파수 합성기에서는 전류 소모가 제일 큰 부분은 프리스케일러이다. 그 이유는 종래의 프리스케일러는 아날로그 회로를 포함하는 CML로 구성되기 때문이다. 따라서, 본 발명에서는 프리스케일러의 전체 구성을 디지털화하여 종래기술에 비해 전류 소모를 감소시켜 소비전력을 최소화한다.
또한, 종래기술에서 인터페이스를 위해 추가된 증폭기를 제거하여 회로를 단순화시키고자 한다. 즉, 종래기술에서는 프리스케일러가 아날로그 회로인 CML로 구성됨에 따라 디지털 동작하는 N/S 분주부와의 인터페이스를 위해 별도의 인터페이스를 위한 회로가 필요함에 따라 주파수 합성기의 회로 설계가 복잡해지는 문제가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 도면부호(또는, 참조부호)로 표기된 부분은 동일요소를 나타낸다.
실시예
도 2는 본 발명의 실시예에 따른 위상고정루프 주파수 합성기의 구성을 도시한 블록도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 주파수 변환부(110), 위상/주파수 검출부(112), 차지펌프(114), 루프필터(116), 전압제어 발진부(118), 증폭부(122), 프리스케일러(124), N/S 분주부(126)를 구비한다. 또한, 1/2 분주부(120)를 더 구비한다.
주파수 변환부(110)는 온도변화에 대해 변동없이 안정적인 주파수를 생성하는 크리스탈 오실레이터로부터 기준 주파수(X-TAL)를 입력받고, 그 기준 주파수(X-TAL)를 분주시켜 위상/주파수 검출부(112)로 제공한다.
위상/주파수 검출부(112)는 주파수 변환부(110)로부터 분주된 기준 주파수와 N/S 분주부(126)로부터 피드백된 출력 주파수의 위상과 주파수를 비교하고, 이들 주파수의 위상과 주파수의 차이에 비례하는 직류신호를 생성하여 차지펌프(114)로 출력한다.
차지펌프(114)는 위상/주파수 검출부(112)로부터 출력된 직류신호를 입력받아 설정된 펄스 부호에 따라 직류신호의 펄스폭에 비례하는 전류를 조정하여 출력한다.
루프필터(116)는 저역통과필터(Low Pass Filter, LPF)로 구성되며, 루프 동작 중에 발생하는 각종 잡음성분들을 제거하고, 캐패시터를 이용하여 축적된 전하량 변화를 통해 전압제어 발진부(118)의 조절 단자의 전압을 가변하는 역할을 한다. 이를 통해 차지펌프(114)로부터 입력되는 신호에서 직류신호만을 선택적으로 출력한다.
전압제어 발진부(118)는 루프필터(116)로부터 입력되는 직류신호에 대응하는 주파수의 클럭신호를 출력한다.
증폭부(122)는 전압제어 발진부(118)로부터 출력된 클럭신호를 증폭시켜 출력한다.
프리스케일러(124)는 증폭부(122)를 통해 증폭된 주파수를 입력받고, 그 주파수를 설정된 분주비만큼 분주한다. 즉, 프리스케일러(124)는 전압제어 발진부(118)로부터 출력되는 주파수가 고주파수이기 때문에 높은 주파수 대역에서 고속으로 동작해야 한다.
프리스케일러(124)는 증폭부(122)를 통해 증폭된 주파수를 입력받고, 그 주파수를 설정된 분주비만큼 분주한다. 즉, 프리스케일러(124)는 전압제어 발진부(118)로부터 출력되는 주파수가 고주파수이기 때문에 높은 주파수 대역에서 고속 으로 동작해야 한다.
N/S 분주부(126)는 프리스케일러(124)의 출력을 입력받아 분주하여 위상/주파수 검출부(112)로 출력한다. 이를 위해 2개의 프로그램 가능한 분주기로 이루어져 있으며, 각 프로그램 가능한 분주기는 하나의 카운터와 하나의 카운터 검출기로 이루어질 수 있다.
도 3은 도 2에 도시된 본 발명에 따른 프리스케일러(124)의 구성을 도시한 회로도이다. 도 3에서는 일례로 동기식 8/9 분주가 가능한 프리스케일러를 예로 들어 도시하였다.
도 3을 참조하면, 본 발명에 따른 프리스케일러(124)는 4개의 D-플립플롭, 3개의 앤드(AND) 게이트, 5개의 인버터로 구성된다. 이러한 프리스케일러(124)는 모드제어신호(MC)에 따라 8분주 또는 9분주를 한다. 예를 들어, 프리스케일러(124)는 모드제어신호(MC)가 '0'으로 입력되면 8분주를 하고, '1'로 입력되면 9분주를 하도록 구성된다.
프리스케일러(124)는 레일 투 레일 신호(rail to rail signal)가 고속으로 동작을 하기 때문에 D-플립플롭의 셋업 타임(setup-time)의 크기에 따라 프리스케일러(124)의 성능이 결정된다. 따라서, 작은 셋업 타입의 D-플립플롭을 필요로 한다.
도 4는 본 발명에 따른 프리스케일러(124)를 구성하는 D-플립플롭의 구성을 도시한 회로도이다.
도 4에 도시된 바와 같이, 프리스케일러(124)를 구성하는 D-플립플롭은 아날 로그가 아닌 디지털 구성을 위해 2개의 전송 게이트(TG1, TG2)와 2개의 래치(LT1, LT2)를 구비한다.
래치(LT1)는 2개의 인버터(INV1, INV2)를 구비한다. 인버터(INV2)는 지연된 클럭신호(CKd)(이하, 지연클럭신호라 함)와 지연된 클럭바신호(CKbd)(이하, 지연클럭바신호)에 의해 동기되어 동작한다. 래치(LT2)는 2개의 인버터(INV3, INV4)를 구비하고, 인버터(INV4)는 클럭신호(CK)와 클럭바신호(CKb)에 의해 동기되어 동작한다.
D-플립플롭은 클럭신호(CK)와 클럭바신호(CKb)에 의해 응답하여 데이터(D)를 전송하는 제1 전송 게이트(TG1)와, 클럭신호(CK)가 지연된 지연클럭신호(CKd)와, 지연클럭신호(CKd)의 위상과 반대인 지연클럭바신호(CKbd)에 응답하여 제1 전송 게이트(TG1)를 통해 전송된 데이터를 래치하는 제1 래치(LT1)와, 지연클럭신호(CKd)와 지연클럭바신호(CKbd)에 응답하여 제1 래치(LT1)로부터 출력된 데이터를 전송하는 제2 전송 게이트(TG2)와, 클럭신호(CK)와, 클럭신호(CK)의 위상과 반대인 클럭바신호(CKb)에 응답하여 제2 전송 게이트(TG2)를 통해 전송된 데이터를 래치하는 제2 래치(LT2)를 구비한다.
제1 래치(LT1)는 제1 전송 게이트(TG1)로부터 전송된 데이터를 반전시키는 제1 인버터(INV1)와, 지연클럭신호(CKd)와, 지연클럭바신호(CKbd)에 응답하여 제1 인버터(INV1)의 출력신호를 반전시켜 제1 인버터(INV1)의 입력단으로 출력하는 제2 인버터(INV2)를 구비한다.
제2 래치(LT2)는 제2 전송 게이트(TG2)로부터 전송된 데이터를 반전시키는 제3 인버터(INV3)와, 클럭신호(CK)와, 클럭바신호(CKb)에 응답하여 제3 인버터(INV3)의 출력신호를 반전시켜 제3 인버터(INV3)의 입력단으로 출력하는 제4 인버터(INV4)를 구비한다.
도 5는 도 4에 도시된 클럭바신호(CKb), 지연클럭신호(CKd), 지연클럭바신호(CKbd)를 생성하기 위해 도시한 회로도이다. 클럭바신호(CKb)는 증폭부(122)로부터 제공된 클럭신호(CK)가 인버터(INV5)를 통해 위상이 반전된 신호이다. 지연클럭신호(CKd)는 클럭신호(CK)가 인버터(INV5, INV6)를 통해 지연된 신호이다. 지연클럭바신호(CKbd)는 지연클럭신호(CKd)가 인버터(INV7)를 통해 위상이 반전된 신호이다.
일례로 도 5에 도시된 인버터(INV2)와 인버터(INV4)는 도 6과 같이 구성될 수 있다.
도 4에 도시된 구성을 갖는 D-플립플롭의 셋업 타임(Tsetup)은 하기의 수학식 1로 나타낼 수 있다.
Tsetup = TdTG1 + TINV1
여기서, TdTG1는 전송 게이트(TG1)의 지연시간이고, TINV1는 인버터(INV1)의 지연시간이다.
도 4의 D-플립플롭에서 래치(LT1)를 구동시키기 위한 클럭신호를 지연된 클럭신호로 사용하지 않고, 증폭부(122)로부터 출력된 동일한 클럭신호(CK)를 그대로 사용하는 경우의 D-플립플롭의 셋업 타임(Tsetup)은 하기의 수학식 2로 나타낼 수 있다.
Tsetup = TdTG1 + TINV1 + TINV2 + Tracing
여기서, TdTG1는 전송 게이트(TG1)의 지연시간이고, TINV1는 인버터(INV1)의 지연시간이며, TINV2는 인버터(INV2)의 지연시간이며, Tracing는 레이싱(racing) 타임이다.
수학식 1 및 2를 토대로 볼때, D-플립플롭의 래치를 구동시키기 위해 일률적으로 동일한 클럭신호를 입력하는 것보다 지연된 클럭신호를 이용하는 경우 셋 업 타임이 짧아지는 것을 알 수 있다.
따라서, 본 발명에서는 도 4와 같이 D-플립플롭의 래치를 구동시키기 위해 클럭신호뿐만 아니라, 클럭신호가 지연된 지연클럭신호를 사용함으로써 셋업 타입을 감소시켜 레이싱 문제를 최소화하고, 이를 통해 프리스케일러의 안정적인 동작을 구현할 수 있다.
또한, 본 발명에서는 프리스케일러(124)를 아날로그 회로인 CML으로 구성하는 것이 아니라 디지털 동작하는 인버터로 구성된 D-플립플롭으로 구성하여 디지털화함으로써 N/S 분주부(126)와의 인터페이스를 위한 별도의 회로가 필요하지 않아 프리스케일러(124)의 회로 설계를 단순화하는 동시에 전류 소모를 감소시킬 수 있다.
또한, 본 발명에서는 프리스케일러(124)가 1/2 분주부(120)로부터 분주된 클럭신호를 입력받는 것이 아니라 전압제어 발진부(118)로부터 직접 클럭신호를 입력받음에 따라 전체 분주 비를 1/2로 감소시킬 수 있으며, 이를 통해 20log102만큼의 위상 잡음을 감소시킬 수 있다.
이상에서 설명한 바와 같이 본 발명의 기술적 사상은 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예는 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이런 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호범위는 아래의 청구범위에 의하여 해석되어야하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 종래기술에 따른 위상고정루프 주파수 합성기를 도시한 블록도.
도 2는 본 발명의 실시예에 따른 위상고정루프 주파수 합성기를 도시한 블록도.
도 3은 도 2에 도시된 프리스케일러의 구성을 도시한 회로도.
도 4는 도 3에 도시된 D-플립플롭을 도시한 회로도.
도 5는 도 4에 도시된 클럭바신호, 지연클럭신호, 지연클럭바신호를 생성하는 회로도.
도 6은 도 4에 도시된 인버터(INV2, INV4)를 도시한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 주파수 변환부
112 : 위상/주파수 검출부
114 : 차지펌프
116 : 루프필터
118 : 전압제어 발진부
120 : 1/2 분주부
122 : 증폭부
124 : 프리스케일러
126 : N/S 분주부

Claims (7)

  1. 적어도 하나의 D-플립플롭을 구비하되,
    상기 D-플립플롭은,
    클럭신호와 클럭바신호에 의해 응답하여 데이터를 전송하는 제1 전송 게이트;
    상기 클럭신호가 지연된 지연클럭신호와, 상기 지연클럭신호의 위상과 반대인 지연클럭바신호에 응답하여 상기 제1 전송 게이트를 통해 전송된 데이터를 래치하는 제1 래치;
    상기 지연클럭신호와 상기 지연클럭바신호에 응답하여 상기 제1 래치로부터 출력된 데이터를 전송하는 제2 전송 게이트; 및
    상기 클럭신호와, 상기 클럭신호의 위상과 반대인 클럭바신호에 응답하여 상기 제2 전송 게이트를 통해 전송된 데이터를 래치하는 제2 래치
    를 구비하는 프리스케일러.
  2. 제 1 항에 있어서,
    상기 제1 래치는,
    상기 제1 전송 게이트로부터 전송된 데이터를 반전시키는 제1 인버터; 및
    상기 지연클럭신호와, 상기 지연클럭바신호에 응답하여 상기 제1 인버터의 출력신호를 반전시켜 상기 제1 인버터의 입력단으로 출력하는 제2 인버터
    를 구비하는 프리스케일러.
  3. 제 2 항에 있어서,
    상기 제2 래치는
    상기 제2 전송 게이트로부터 전송된 데이터를 반전시키는 제3 인버터; 및
    상기 클럭신호와, 상기 클럭바신호에 응답하여 상기 제3 인버터의 출력신호를 반전시켜 상기 제3 인버터의 입력단으로 출력하는 제4 인버터
    를 구비하는 프리스케일러.
  4. 기준 주파수를 입력받아 분주시켜 출력하는 주파수 변환부;
    상기 주파수 변환부로부터 분주된 기준 주파수와 피드백된 출력 주파수를 비교하는 위상/주파수 검출부;
    상기 위상/주파수 검출부로부터 출력된 직류신호에 포함된 잡음성분을 제거하는 루프필터;
    상기 루프필터로부터 출력되는 직류신호에 비례하는 주파수의 클럭신호를 발생하는 전압제어 발진부;
    상기 전압제어 발진부로부터 출력되는 클럭신호를 분주하는 프리스케일러; 및
    상기 프리스케일러로부터 분주된 클럭신호를 입력받아 분주하여 상기 위상/주파수 검출부로 출력 주파수를 출력하는 N/S 분주부를 구비하되,
    상기 프리스케일러는,
    적어도 하나의 D-플립플롭을 구비하되,
    상기 D-플립플롭은,
    클럭신호와 클럭바신호에 의해 응답하여 데이터를 전송하는 제1 전송 게이트;
    상기 클럭신호가 지연된 지연클럭신호와, 상기 지연클럭신호의 위상과 반대인 지연클럭바신호에 응답하여 상기 제1 전송 게이트를 통해 전송된 데이터를 래치하는 제1 래치;
    상기 지연클럭신호와 상기 지연클럭바신호에 응답하여 상기 제1 래치로부터 출력된 데이터를 전송하는 제2 전송 게이트; 및
    상기 클럭신호와, 상기 클럭신호의 위상과 반대인 클럭바신호에 응답하여 상기 제2 전송 게이트를 통해 전송된 데이터를 래치하는 제2 래치
    를 구비하는 위상고정루프 주파수 합성기.
  5. 제 4 항에 있어서,
    상기 제1 래치는,
    상기 제1 전송 게이트로부터 전송된 데이터를 반전시키는 제1 인버터; 및
    상기 지연클럭신호와, 상기 지연클럭바신호에 응답하여 상기 제1 인버터의 출력신호를 반전시켜 상기 제1 인버터의 입력단으로 출력하는 제2 인버터
    를 구비하는 위상고정루프 주파수 합성기.
  6. 제 4 항에 있어서,
    상기 제2 래치는,
    상기 제2 전송 게이트로부터 전송된 데이터를 반전시키는 제3 인버터; 및
    상기 클럭신호와, 상기 클럭바신호에 응답하여 상기 제3 인버터의 출력신호를 반전시켜 상기 제3 인버터의 입력단으로 출력하는 제4 인버터
    를 구비하는 위상고정루프 주파수 합성기.
  7. 제 4 항에 있어서,
    상기 전압제어 발진부를 통해 출력되는 클럭신호를 증폭시켜 상기 프리스케일러로 출력하는 증폭부를 더 구비하는 위상고정루프 주파수 합성기.
KR1020090133992A 2009-12-30 2009-12-30 프리스케일러 및 이를 구비한 위상고정루프 주파수 합성기 KR101091488B1 (ko)

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