KR101035159B1 - 멀티-모듈러스 분할기 리타이밍 회로 - Google Patents
멀티-모듈러스 분할기 리타이밍 회로 Download PDFInfo
- Publication number
- KR101035159B1 KR101035159B1 KR1020097003668A KR20097003668A KR101035159B1 KR 101035159 B1 KR101035159 B1 KR 101035159B1 KR 1020097003668 A KR1020097003668 A KR 1020097003668A KR 20097003668 A KR20097003668 A KR 20097003668A KR 101035159 B1 KR101035159 B1 KR 101035159B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- modulus
- logic element
- output
- mmd
- Prior art date
Links
- 238000000034 method Methods 0.000 claims description 29
- 230000007704 transition Effects 0.000 claims description 22
- 230000000295 complement effect Effects 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 27
- 239000000872 buffer Substances 0.000 description 9
- 230000001413 cellular effect Effects 0.000 description 7
- 101000878468 Homo sapiens Protein FMC1 homolog Proteins 0.000 description 6
- 102100037769 Protein FMC1 homolog Human genes 0.000 description 6
- 239000013078 crystal Substances 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 238000012937 correction Methods 0.000 description 4
- 238000010295 mobile communication Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 2
- 230000003750 conditioning effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 240000006829 Ficus sundaica Species 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/08—Output circuits
- H03K21/10—Output circuits comprising logic circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
멀티-모듈러스 분할기(MMD)는 MMD 입력 신호를 수신하고, MMD 출력 신호(SOUT)를 출력한다. MMD는 모듈러스 분할기 스테이지들(MDS)의 체인을 포함한다. 각 MDS는 입력 신호를 수신하여, 이를 2 또는 3으로 분할하고, 출력 신호로서 그 결과를 출력한다. 각 MDS는 2로 분할할 것인지 3으로 분할할 것인지를 제어하는 자신의 모듈러스 제어 신호에 응답한다. 일 실시예에서, 순서 논리 엘리먼트는 SOUT을 출력한다. 체인의 제1 MDS 스테이지들 중 하나의 저 지터 모듈러스 제어 신호가 순서 논리 엘리먼트를 제1 상태로 배치하기 위해서 사용된다. 체인의 중간의 MDS 스테이지들 중 하나의 출력 신호는 순서 논리 엘리먼트를 제2 상태로 배치하기 위해서 사용된다. 전력 소비 감소가 달성되는데, 왜냐하면 순서 논리 엘리먼트는 MMD 입력 신호의 고 주파수에서 클록되지 않기 때문이다.
Description
본 출원은 2006년 7월24일자로 출원된 미국 가출원 번호 60/833,156에 대한 우선권을 주장한다. 본 발명은 멀티-모듈러스 분할기(MMD)에 대한 것이다.
셀룰러 전화 내의 수신기 및 전송기는 일반적으로 하나 이상의 로컬 오실레이터들을 포함한다. 예를 들어, 이러한 로컬 오실레이터는 수정 오실레이터로부터 안정적이지만 상대적으로 낮은 주파수 신호(예를 들면, 20MHz)를 수신하고, 선택된 상대적으로 높은 주파수(예를 들면, 900MHz)의 출력 신호를 생성하는 위상 동기 루프(PLL)를 포함한다. PLL의 피드백 루프는 고주파수 신호를 수신하여 이를 분할하여 수정 오실레이터로부터의 신호와 동일한 위상 및 주파수를 갖는 저 주파수 신호를 획득하도록 하는 주파수 분할기를 포함한다.
여기서 "멀티-모듈러스 분할기"(MMD)로 지칭되는 일 타입의 분할기는 종종 주파수 분할기를 구현하기 위해서 사용된다. MMD는 고주파수 입력 신호(SIN)를 수신하여 이를 제수(divisor) 값으로 나눠서 저 주파수 출력 신호(SOUT)를 생성한다. MMD는 MMD를 형성하기 위해서 함께 체인형식으로 연결되는(chained) 다수의 모듈러스 분할기 스테이지(MMS)들을 포함한다. 각 MDS(최종 MDS는 제외)는 체인의 다음 MDS로부터 피드백 모듈러스 제어 신호를 수신한다. 각각의 MDS는 또한 모듈러스 제수 제어 신호(S)를 수신한다. 특정 MDS에 대한 모듈러스 제수 제어 신호(S)가 제1 디지털 논리 값을 가지면, MDS는 2 분할(divide by 2) 모드로 동작하고, 그렇지 않으면 MDS는 3 분할 모드로 동작한다. MMD의 다양한 MDS 스테이지들의 모듈러스 제수 제어 신호 값(S)들은 함께 MMD가 분할할 제수 값(DV)을 결정한다.
많은 MMD 애플리케이션에서, MMD 출력 신호는 대략 50%의 듀티 사이클을 갖는다. 출력 신호는 또한 고주파수 MMD 입력 신호에 대해 낮은 지터를 갖는다. 각각의 MDS 스테이지는 일정 양의 지터를 도입한다. MDS 스테이지들의 연쇄(cascade)로 인해, MMD의 다양한 MDS 스테이지들의 지터가 누적된다. 셀룰러 전화 표준 따르는 일 셀룰러 전화 애플리케이션에서, MMD 출력 결과치들로서 최종 MDS 출력을 사용하는 것은 셀룰러 전화 표준에 의해 MMD에 부가되는 잡음 요건이 만족될 수 없는 매우 큰 누적된 지터를 초래한다.
이러한 문제를 해결하기 위한 기존의 제1 방법은 지터가 있는 저 주파수 MMD 출력 신호를 고속 플립-플롭과 동기화(재로킹)하기 위해서 지터가 없는 고주파수 MMD 입력을 사용하는 것이다. 이는 플립 플롭의 출력에서 거의 지터가 없게 한다. 그러나 이러한 해법은 고주파수 MMD 입력 신호 및 저주파수 MMD 출력 신호 사이의 잘-정의된 위상 관계를 필요로 한다. MMD 구조로 인해, 제수 값(DV)이 큰 경우 이러한 2개의 신호들 사이에서 충분히 일정한 위상 관계를 유지하는 것은 어려울 수 있다.
이러한 지터 문제를 해결하는 기존의 제2 방법은 3개의 플립-플롭을 사용하 는 것이다. 제1 플립 플롭은 제1 MDS 스테이지를 제어하는 모듈러스 제어 신호를 고주파수 MMD 입력 신호와 동기화한다. 이러한 모듈러스 제어 신호는 제1 MDS 스테이지가 2 분할되어야 하는지, 아니면 3 분할되어야 하는지를 결정하는 신호이다. 제1 플립 플롭의 동기화된 출력이 제2 플립 플롭의 클록 입력으로 제공된다. 제2 플립 플롭의 D-입력은 제1 플립 플롭의 동기화된 출력의 에지가 디지털 논리 하이(high) 값을 제2 플립-플롭으로 클록(clock)하도록 고정된 디지털 논리 하이 값을 수신하도록 연결된다. 제2 플립 플롭의 리셋 입력은 MMD 중간에서 수개의 MDS들로부터의 수개의 신호 출력의 논리 조합인 리셋 신호를 수신하도록 연결된다. 따라서, 리셋 신호는 제2 플립 플롭을 디지털 논리 로우(low)로 리셋한다. 제2 플립 플롭의 출력은 제3 플립 플롭의 D-입력에 제공되고, 제3 플립 플롭은 제2 플립 플롭의 출력을 고주파수 MMD 입력 신호와 동기화하기 위해서 고주파수 MMD 입력 신호를 사용하여 클록된다. 제3 플립 플롭의 리셋 입력은 리셋 신호를 수신하도록 연결된다. 제3 플립 플롭의 Q 출력은 대략 50%의 듀티 사이클을 갖는 요구되는 저-지터 저주파수 신호를 출력한다. 불행히도, 이러한 제2 방법은 큰 전력을 소모하는데, 왜냐하면 3개의 플립 플롭들 중 2개가 고주파수 MMD 입력 신호에 의해 클록되기 때문이다. 따라서, 전력 소비가 바람직하지 않게 높다.
멀티-모듈러스 분할기(MMD)는 MMD 입력 신호를 수신하고, 이를 제수 값으로 분할하고, MMD 출력 신호(SOUT)를 출력한다. MMD는 신규한 리타이밍 회로(예를 들면, 순서 논리 엘리먼트) 및 모듈러스 분할기 스테이지(MDS)들의 체인을 포함한다. 각각의 MDS는 입력 신호를 수신하고, 이를 2 또는 3으로 주파수 분할하고, 그 결과를 출력 신호로 출력한다. 각각의 MDS는 MDS가 2로 분할하는지 3으로 분할하는지를 제어하는 자신의 모듈러스 제어 신호에 응답한다. 순서 논리 엘리먼트는 MMD 출력 신호(SOUT)를 출력한다. 체인의 제1 MDS 스테이지들 중 하나의 모듈러스 제어 신호는 이러한 순서 논리 엘리먼트를 제1 상태로 배치시키는데 사용된다. 체인의 중간에 MDS 스테이지들 중 하나의 출력 신호는 이러한 순서 논리 엘리먼트를 제2 상태로 배치시키는데 사용된다. 일 실시예에서, 이러한 순서 논리 엘리먼트는 플립 플롭이다. 모듈러스 제어 신호는 플립 플롭이 "셋(set)" 상태가 되도록 플립 플롭을 설정하고 출력 신호(SOUT)를 디지털 논리 하이 값으로 어서트(assert)한다. 체인 중간에 MDS의 출력 신호는 플립-플롭이 "리셋" 상태가 되도록 플립-플롭을 리셋하고, 출력 신호(SOUT)를 디지털 논리 로우 값으로 디어서트(deassert)한다.
순서 논리 엘리먼트를 제1 상태로 배치시키는데 사용되는 모듈러스 제어 신호는 MMD 입력 신호에 비해 작은 양의 누적된 지터를 갖는다. 모듈러스 제어 신호는 체인에서 일찍 MDS의 저 지터 출력 신호에 의해 게이팅된다. 이러한 모듈러스 제어 신호 펄스들의 에지들이 저 지터를 가지기 때문에, 출력 신호(SOUT)의 대응하는 에지들도 저 지터를 갖는다. 또한, MDS 스테이지들 중 하나의 출력 신호가 모듈러스 제어 신호의 에지들 사이에서 대략 절반만큼 전이(transition)한다. 따라서, 이러한 하나의 MDS 스테이지 출력 신호는 모듈러스 제어 신호의 인접한 펄스들의 각 쌍 사이의 대략 중간에서 순서 논리 엘리먼트를 다시 제2 상태로 배치시키는데 사용되고, 따라서 출력 신호(SOUT)은 대략 50/50의 듀티 사이클을 갖는다.
일 양상에서, 출력 신호(SOUT)를 생성하는 순서 논리 엘리먼트는 MMD 입력 신호의 고 주파수에서 클록되지 않는다. 순서 논리 엘리먼트를 세팅 및 리세팅하는 신호들은 MMD 입력 신호에 비해 긴 최소 펄스폭을 갖는다. 따라서, 본원의 신규한 리타이밍 회로는 MMD 입력 신호를 리타이밍하기 위해서 고주파수 MMD 입력 신호를 사용하는 기존의 리타이밍 회로에 비해 매우 적은 전력을 소모한다.
전술한 내용은 본 발명의 간략화된 설명이고, 따라서 당업자는 상기 설명이 본 발명의 일 예일 뿐, 본 발명이 이로 제한되지 않음을 잘 이해할 수 있을 것이다. 본 발명의 다른 양상들, 특징들, 및 장점들이 하기 도면을 참조하여 설명될 것이다.
도1은 일 양상에 따른 이동 통신 장치(본 예에서, 셀룰러 전화기)의 간략화된 다이아그램이다.
도2는 도1의 이동 통산 장치 내의 RF 수신기 집적회로의 다이아그램이다.
도3은 도2의 RF 수신기 집적회로의 로컬 오실레이터의 다이아그램이다.
도4는 도3의 로컬 오실레이터의 주파수 분할기의 다이아그램이다. 여기서 상기 주파수 분할기는 멀티-모듈러스 분할기(MMD)이다. 상기 다이아그램은 논리 게이트 심벌들을 사용하는 개념적인 다이아그램이다.
도5는 도4의 7-스테이지 MMD가 요구되는 제수로 분할하기 위해서 S[6:0]가 어떤 값이어야 하는지를 표시하는 등식이다.
도6은 도4의 MMS의 하나의 MDS에 대한 개념적인 다이아그램이다.
도7은 도4의 MMD 동작을 예시하는 파형 다이아그램이다.
도8A은 도4의 MMD의 리타이밍 회로(149)의 제1 예에 대한 다이아그램이다.
도8B는 도8A의 리타이밍 회로가 MMD 출력 신호(SOUT)를 생성하는 방법을 보여주는 간략화된 파형 다이아그램이다.
도9A는 도4의 MMD의 리티아밍 회로(149)의 제2 예에 대한 다이아그램이다.
도9B는 도9A의 리타이밍 회로가 MMD 출력 신호(SOUT)를 생성하는 방법을 보여주는 간략화된 파형 다이아그램이다.
도10은 CML 대 CMOS 버퍼(179) 대신에 도9A의 회로에서 사용될 수 있는 차분 래치의 회로 다이아그램이다.
도11은 일 양상에 따른 방법의 흐름도이다.
도1은 일 양상에 따른 이동 통신 장치(100)의 간략화된 다이아그램이다. 이 경우 이동 통신 장치(100)는 셀룰러 전화이다. 셀룰러 전화(100)는 신규한 무선 주파수(RF) 트랜시버 집적 회로(102) 및 디지털 베이스밴드 집적 회로(103)를 포함하는 수개의 집적 회로 및 안테나(101)를 포함한다. 디지털 베이스밴드 집적 회로(103)는 주로 디지털 회로 및 디지털 프로세서를 포함한다. 디지털 베이스밴드 집적 회로(103)의 일 예는 퀄컴으로부터 제공되는 MSM6280이다. 신규한 RF 트랜시버 집적 회로(102)는 아날로그 신호들을 처리하기 위한 회로를 포함한다.
도2는 도1의 RF 트랜시버 집적 회로(102)의 보다 상세한 다이아그램이다. 수신기 "신호 체인"(104)는 저잡음 증폭기(LNA) 모듈(105), 믹서(106), 및 베이스 밴드 필터(107)를 포함한다. GSM 모드에서 수신하는 경우, 안테나(101) 상의 신호는 스위치플렉서(108)를 통과하고, 그리고 나서 경로(109)를 통과하며, 그리고 나서 SAW(110)를 통과하여, LNA(105)로 전달된다. CDMA 모드에서 수신하는 경우, 안테나(101) 상의 신호는 스위치 플렉서(108), 듀플렉서(111), 및 경로(112)를 통과하여 LNA(105)로 전달된다. 모든 모드들에서, LNA(105)는 고 주파수 신호를 증폭한다. 로컬 오실레이터(LO)(113)는 적절한 주파수의 로컬 오실레이터 신호를 믹서(106)로 제공하여, 수신기가 적절한 주파수의 신호들을 수신하기 위해 튜닝되도록 한다. 믹서(106)는 고 주파수 신호를 저 주파수 신호로 복조한다. 원하지 않는 고 주파수 잡음은 베이스밴드 필터(107)에 의해 필터링된다. 베이스밴드 필터(107)의 아날로그 출력은 디지털 베이스밴드 집적 회로(103)의 아날로그 대 디지털 컨버터(ADC)(114)로 제공된다. ADC(114)는 아날로그 신호를 디지털 정보로 디지털화하고, 상기 디지털 정보는 차후에 디지털 베이스밴드 집적 회로(103)의 디지털 프로세서에 의해 추가로 처리된다.
전송기 "신호 체인"(115)은 베이스밴드 필터(115), 믹서(117), 및 전력 증폭기 모듈(118)을 포함한다. 전송될 디지털 정보는 디지털 베이스밴드 집적 회로(103) 내의 디지털 대 아날로그 컨버터(DAC)(119)에서 전환된다. 결과적인 아날로그 신호는 RF 트랜시버 집적 회로(102) 내의 베이스밴드 필터(116)로 제공된다. 베이스밴드 필터(116)는 원하지 않는 고 주파수 잡음을 필터링한다. 믹서(117)는 고 주파수 캐리어 상에서 베이스밴드 필터(116)의 출력을 변조한다. 로컬 오실레이터(LO)(120)는 고 주파수 신호가 사용되는 채널에 대한 정확한 주파수를 가지도 록 로컬 오실레이터 신호를 믹서(117)로 제공한다. 믹서(117)의 고 주파수 출력은 그리고 나서 전력 증폭기 모듈(118)에 의해 증폭된다. GSM 모드에서 전송하는 경우, 전력 증폭기 모듈(118)은 경로(121)를 거쳐 스위치플렉서(108)를 통해 안테나(101) 상에서 신호를 출력한다. CDMA 모드에서 전송하는 경우, 전력 증폭기 모듈(118)은 경로(122)를 거쳐 듀플렉서(111)로 신호를 출력한다. 신호를 듀플렉서(111), 스위치플렉서(108)를 거쳐 안테나(101)로 전달된다. 비-듀플렉스(예를 들면, GSM의 경우) 및 듀플렉스(예를 들면, CDMA1X의 경우) 통신 모두를 허용하는 듀플렉서(111) 및 스위치플렉서(108)의 사용은 일반적인 방식이다. 도2의 특정 회로는 예시를 위한 단지 가능한 일 구현 예일 뿐이다.
로컬 오실레이터(113 및 120)의 동작은 수신기의 로컬 오실레이터(LO)(113)의 동작과 관련하여 아래에서 설명된다. 도3은 로컬 오실레이터(113)의 보다 상세한 다이아그램이다. 로컬 오실레이터(113)는 수정 오실레이터 신호 소스(123) 및 분수-분주형(fractional-N) 위상 동기 루프(PLL)(124)를 포함한다. 본 예에서, 수정 오실레이터 신호 소스(123)는 외부 수정 오실레이터 모듈에 관련된다. 대안적으로 수정 오실레이터 신호 소스는 RF 트랜시버 집적 회로(102)에 배치된 오실레이터이며, 여기서 수정은 집적 회로(102) 외부에 위치하지만, 집적 회로(102)의 단자들을 통해 오실레이터에 부착된다.
PLL(124)은 위상-검출기(PD)(125), 전하 펌프(126), 루프 필터(127), 전압 제어 오실레이터(VCO)(128), 신호 컨디셔닝 출력 분할기(129), 및 신규한 주파수 분할기(130)(종종, "루프 분할기"로 지칭됨)를 포함한다. 주파수 분할기(130)는 제1 고 주파수 신호(F1)의 주파수 분할기 입력 신호(SIN)를 수신하고, 그 신호를 제수 D로 주파수 분할하고, 제2 저 주파수(F2)의 주파수 분할기 출력 신호(SOUT)를 출력한다. 주파수 분할기(130)의 다수의 카운트 사이클들에 대해서, PLL이 로킹되는 경우 F2=F1/D이다. 로킹되는 경우, SOUT의 위상 및 주파수(F2)는 수정 오실레이터 신호 소스(123)로부터 제공되는 기준 클록 신호의 위상 및 주파수에 매칭한다.
주파수 분할기(130)는 신규한 멀티-모듈러스 분할기(MMD)(131), 합산기(132), 및 시그마-델타 변조기(133)를 포함한다. 멀티-모듈러스 분할기(131)는 일 카운트 사이클에서 제수 값(DV)으로 입력 노드(들) 상의 주파수 분할기 입력 신호(SIN)를 분할하고, 출력 노드(들)(135) 상에서 주파수 분할기 출력 신호(SOUT)를 생성한다. 제수 값(DV)은 합산기(132)의 제1 디지털 입력 포트(136) 상의 제1 신호 및 합산기(132)의 제2 디지털 입력 포트(137) 상의 제2 디지털 값의 합이다. 시그마 델타 변조기(133)는 MMD의 다수의 카운트 사이클들에 대해서 F2=F1/D가 되도록 시간에 걸쳐 제2 디지털 입력 포트(137) 상의 값들을 변경한다.
멀티-
모듈러스
분할기에
대한 상위-레벨 설명:
도4는 도3의 신규한 MMD(131)의 보다 상세한 다이아그램이다. MMD(131)는 입력 버퍼(141), 7개의 멀티-모듈러스 분할기 스테이지들(MDS 스테이지들)의 체인(142-148), 및 신규한 리타이밍 회로(149)를 포함한다. 첫 번째 3개의 MDS 스테이지들(142-144)은 CML(current mode logic)로 구현된다. 마지막 4개의 MDS 스테 이지들(145-148)은 CMOS(complementary metal oxide semiconductor)로 구현된다. 버퍼들 및 인버터들(150-153)은 CMOS 논리 신호들 및 레벨들을 CML 논리 신호들 및 레벨들로 전환한다. 각각의 MDS 스테이지는 입력 신호를 수신하고, 그 신호를 2 또는 3으로 분할하고, 그 결과를 출력 신호로 출력한다. 도4에서, 7개의 MDS 스테이지들은 DIV23CELL0 내지 DIV23CELL6으로 지정된다. 7개의 MDS 스테이지들에 의해 출력된 출력 신호들은 각각 O0 내지 O6으로 지정된다. 도4의 각각의 MDS 스테이지는 피드백 모듈러스 제어 신호(FMC) 및 모듈러스 제수 제어 신호(S)의 값들에 따라 2 또는 3으로 분할할 수 있다. 여기서 FMC는 "피드백 모듈러스 제어"를 나타낸다. 전체 MMD가 분할하는 제수 값(DV)은 7개의 S 모듈러스 제수 제어 신호들 S[6:0]에 의해 결정된다.
도5는 MMD(131)가 요구되는 제수 값(DV)으로 분할하기 위해서 모듈러스 제수 제어 신호들 S[6:0]이 어떤 값이 되어야하는지를 표시하는 등식을 보여준다. 예를 들어, MMD가 181의 제수 값을 분할할 예정이면, S[6:0]은 [0110101]이 되어야 한다.
MDS 스테이지에 대한 상위-레벨 설명:
도6은 도4의 MMD(131)의 제1 MDS 스테이지(142)에 대한 간략화된 다이아그램이다. 제1 MDS 스테이지(142)는 다른 MDS 스테이지들(143-148)의 구조들을 나타내는 구조를 갖는다. 제1 MDS(142)는 제1 스테이지(157) 및 제2 스테이지(158)를 포함한다. 제1 스테이지(157)는 D-타입 플립 플롭(159), OR 게이트(160), NOR 게이 트(161), 및 버퍼(150)를 포함한다. 도6의 OR 게이트(160), NOR 게이트(161), 및 버퍼(150)는 도4에 제시된 OR 게이트(160), NOR 게이트(161), 및 버퍼(150)와 동일하다. 일 구현에서, 게이트들(160 및 161)의 기능은 플립 플롭(159) 회로에 통합되고, 여기서 플립 플롭(159)은 CML 플립 플롭이다. 제2 스테이지(158)는 D-타입 플립 플롭(162) 및 NOR 게이트(163)를 포함한다. 일 구현에서, NOR 게이트(163)의 기능은 플립 플롭(162) 회로에 통합되고, 여기서 플립 플롭(162)은 CML 플립 플롭이다.
MDS 스테이지(142)는 입력 리드(164 및 165) 상에서 차분 입력 신호(SINBUF 및 SINBUFB)를 수신하고, 출력 리드(166 및 167)에서 차분 출력 신호(O0 및 O0B)를 출력한다. 입력 리드(168)는 MDS 스테이지(143)로부터 피드백 모듈러스 제어 신호(FMC1)를 수신하는 입력 리드이다. 입력 리드(169)는 MDS(142)가 "2 분할 모드"가 될지, 아니면 "3 분할 모드"가 될지를 결정하는 모듈러스 제수 제어 신호 S[0]를 수신하는 입력 리드이다. 입력 리드들(170 및 171)은 제1 스테이지가 일정한 디지털 논리 값을 출력할 때 제1 스테이지(159)의 전력을 다운시키기 위한 신호들을 수신하기 위해서 사용된다. 이러한 조건에서 제1 스테이지(159)에 전력을 제공하지 않음으로써 전력이 보존될 수 있다. 제1 스테이지가 전력 다운되면, 트랜지스터(미도시)가 제1 스테이지(159)의 출력 리드들을 플립 플롭에 전력이 제공되는 경우 플립 플롭(159)이 출력할 적절한 디지털 논리 값으로 커플링하는데 사용된다.
동작시에, 모듈러스 제수 제어 신호 S[0]이 디지털 논리 하이이면, MDS(142)는 2 분할 모드이다. 다른 한편으로, 모듈러스 제수 제어 신호 S[0]이 디지털 논 리 로우이면, MDS(142)는 "3 분할 모드"이다.
2 분할 모드에서, MDS 스테이지(142)는 피드백 모듈러스 제어 신호(FMC1)의 디지털 논리 레벨에 관계없이 입력 신호를 2로 분할한다. 디지털 논리 하이인 S[0]는 버퍼(150)로 하여금 NOR 게이트(161)의 가장 좌측 입력 리드 상에 디지털 논리 하이를 제공하도록 한다. 따라서, NOR 게이트(161)는 OR 게이트(160)에 의해 출력되는 신호에 무관하게, 디지털 논리 로우를 출력한다. 디지털 논리 로우 신호는 MC0B로 지정되는데, 왜냐하면 이것이 "모듈러스 제어 신호"이기 때문이다. 디지털 논리 로우인 MC0B는 플립 플롭으로 하여금 반복적으로 디지털 논리 로우 값으로 클록하도록 한다. 따라서, 플립 플롭(159)에 의해 출력되는 신호(Q1)는 디지털 논리 로우 값으로 유지된다. 디지털 논리 로우 값이 NOR 게이트(163)의 상부 입력 리드에 존재하므로, NOR 게이트(163)는 자신의 하위 입력 리드 상의 신호를 인버팅하고, 인버팅된 신호를 플립 플롭(162)의 D 입력 리드로 제공하도록 기능한다. 따라서, NOR 게이트(163)는 플립 플롭(162)의 Q 출력 리드상에 출력되는 값을 인버팅하고, 인버팅된 신호를 다시 플립 플롭(162)의 D 입력 리드 상으로 제공한다. 따라서, 플립 플롭(162)은 입력 신호(SINBUF)를 2로 주파수 분할하기 위한 토글 플립 플롭으로 동작한다.
3 분할 모드에서, MDS(142)는 피드백 모듈러스 제어 신호(FMC 1)의 논리 레벨 및 플립 플롭(162)의 상태에 따라 2 또는 3으로 분할한다. 플립 플롭(162)으로부터 출력되는 Q2B 신호 및 피드백 모듈러스 제어 신호(FMC1) 모두가 디지털 논리 로우 레벨을 가지면, MDS(142)는 입력 신호(SINBUF)의 3개의 뒤이은 주기들 동안 3 으로 분할한다. FMC1 및 Q2B 모두가 디지털 논리 로우 값들을 가지면, OR 게이트(160)는 디지털 논리 로우 값을 출력한다. 따라서, NOR 게이트(161)의 입력들은 디지털 논리 로우 값들이다. NOR 게이트(161)는 모듈러스 제어 신호(MC0B)를 디지털 논리 하이 값으로 어서트한다. 그리고 나서, 이러한 디지털 논리 하이 값은 플립 플롭(159)으로 클록된다. 디지털 논리 하이 값이 플립 플롭(159)의 Q 출력 리드에 나타나면, NOR 게이트(163)의 출력은 로우로 강제된다. NOR 게이트(163)는 NOR 게이트(163)의 하위 입력 리드 상에 제공되는 디지털 논리 값에 무관하게 이러한 디지털 논리 로우 값을 출력한다. 플립 플롭(162)의 D 입력 리드 상의 디지털 논리 로우 값은 플립 플롭(162) 내로 클록되고, 하나의 클록 주기에 대해 플립 플롭(162)의 토글링 동안 현재 로우 펄스 주기를 연장한다. NOR 게이트(160)로 하여금 모듈러스 제어 신호(MC0B)를 다시 디지털 논리 로우 레벨로 강제하도록 하는 디지털 논리 하이 값을 OR 게이트(160)가 출력하도록 플립 플롭(162)의 Q 출력의 로우 값은 OR 게이트(160)의 상부 입력 리드로부터 Q2B의 디지털 논리 로우 값을 제거하도록 한다. 따라서, FMC1의 로우 펄스는 일 주기 지연이 플립 플롭(162)의 토글링 내로 삽입되도록 한다. 입력 신호(SINMUF)의 2 분할을 초래하는 일반적인 토글링 동작 대신에, 일 주기 연장을 갖는 토글링 동작은 입력 신호(SINBUF)를 3으로 분할한다. 3 분할 모드에서, MDS 스테이지(142)가 신호(FMC1)의 로우 펄스를 수신하지 않으면, 플립 플롭(159)은 NOR 게이트(163)의 상부 입력 리드 상에서 디지털 논리 로우를 항상 출력하고, 제2 스테이지의 플립 플롭(162)은 토글링 및 2분할 동작을 계속 수행한다. 따라서, 모듈러스 제어 신호(MC0B)의 값은 MDS(142)가 다음 클록 주기 동안 2 분할할지 아니면 3 분할할지를 결정한다.
MMD
및
리타이밍
회로 동작:
도7은 도4의 MMD(131) 동작을 보여주는 파형 다이아그램이다. 신호 O0 내지 O6은 MDS 스테이지들(142 내지 148)의 출력 신호들이다. 신호(MC0B)는 도6과 관련하여 상술한 모듈러스 제어 신호이다. 신호들(MC0B 내지 MC5B 및 MC6)은 도4에 제시된 모듈러스 제어 신호들이다. MMD(131)로 제공되는 입력 신호(SIN)는 블록으로 표현되는데, 왜냐하면 개별적인 전이들이 도7의 파형 다이아그램으로 표현되기에는 그 주파수가 너무 높기 때문이다. 출력 신호(SOUT)는 도4의 신규한 리타이밍 회로(149)의 출력 신호이다. DCC로 지정된 신호는 모듈러스 제어 신호의 듀티 사이클을 수정하기 위해서 사용되는 "듀티 사이클 수정 신호"이다. DCC 신호의 일 예는 MDS 출력 신호(O5)이다.
도8A는 도4의 MMD(131)의 리타이밍 회로(149)의 일 예에 대한 보다 상세한 다이아그램이다. 리타이밍 회로(149)는 인버터(172) 및 CMOS 순서 논리 엘리먼트(173)를 포함한다. 본 예에서 순서 논리 엘리먼트(173)는 D-타입 플립 플롭이다. 논리 값들의 인버팅뿐만 아니라, 인버터(172)는 CML 신호 레벨들을 CMOS 신호 레벨들로 전환한다. 도8A의 예에서, 듀티 사이클 수정 신호는 MDS(147)로부터 출력되는 출력 신호(O5)이다.
도8B는 도8A의 리타이밍 회로(149)의 동작을 예시하는 간략화된 파형 다이아그램이다. 모듈러스 제어 신호(MC1B)가 시간(T1)에서 하이로 전이하면, 디지털 논 리 로우 값이 플립 플롭(173)의 비동기 활성 로우 SET 입력 리드(174) 상으로 제공된다. 도4의 예에서, 모듈러스 제어 신호(MC1B)는 제2 MDS 스테이지(143) 내의 CML 신호이다. 모듈러스 제어 신호(MCIB)가 하이로 전이할 때, 플립 플롭(173)은 제1 상태(즉, SET 상태)로 비동기적으로 위치된다. 이러한 상태에서, 플립-플롭(173)은 출력 노드(135) 상의 신호(SOUT)를 디지털 논리 하이 값으로 어서트한다. 다음으로, 시간(T3)에서, MDS 스테이지(147)로부터 출력되는 출력 신호(O5)는 디지털 논리 하이 값으로 전이한다. MDS 스테이지(147)는 CMOS 회로에서 실현되고, 신호(O5)는 CMOS 신호 레벨들을 갖는다. 시간(T3)에서의 신호(O5)의 로우에서 하이로의 신호 전이는 플립 플롭(173)의 클록 입력 리드(175) 상으로 제공된다. 로우에서 하이로의 신호 전이는 플립 플롭(173)으로 하여금 플립 플롭(173)의 D 입력 리드(176) 상에서 디지털 논리 로우 값을 클록 인(clock in)하도록 한다. '따라서, 플립 플롭(173)의 제2 상태(즉, RESET 상태)로 배치된다. 이러한 상태에서, 플립 플롭(173)은 출력 노드(135) 상의 신호(SOUT)를 디지털 논리 로우 값으로 디어서트한다. 신호(O5)의 로우에서 하이로의 전이는 도7에 제시된 바와 같이(그리고, 도8B의 간략화된 다이아그램에서 제시된 바와 같이) 모듈러스 제어 신호(MCIB)의 인접 하이 펄스들 사이의 대략 절반 위치에서 발생하기 때문에, 결과적인 MMD 출력 신호(SOUT)는 대략 50/50 듀티 사이클을 갖는다.
기존의 MMD 리타이밍 회로에서, MMD 내로 전달되는 고속 MMD 입력 신호는 일반적으로 MMD 출력 신호에서 지터를 감소시키기 위해서 MMD 출력 신호를 동기화하는데 사용되는 신호이다. 동기를 수행하기 위해서 이러한 고속 신호를 사용하는 것은 리타이밍 회로로 하여금 상당량의 전력을 소모하게 한다. 본 발명의 특징적인 일 양상에서, 도4의 모듈러스 제어 신호(MC1B)는 요구되는 출력 신호(SOUT)의 주기가 전이하여야 하는 시점에서 전이하는 저-지터 신호이다. 따라서, MC1B는 출력 신호(SOUT)의 논리 레벨들을 스위칭하기 위해서 도8A의 회로에서 사용된다. 모듈러스 제어 신호(MC1B)는 출력 신호(SOUT)의 각 주기 동안 단지 2번 전이한다. 도8A의 타이밍 회로에 의해 생성되는 출력 신호(SOUT)의 상승 에지들은 MMD(131)의 SIN 입력 신호에 비해 낮은 지터를 갖는데, 왜냐하면 MC1B 모듈러스 제어 신호가 입력 신호(SIN)에 대해 매우 적은 지터를 가지기 때문이다. MC1B는 매우 작은 지터를 갖는데, 왜냐하면 MC1B 신호, MDS(143)를 생성하는 MDS 스테이지가 MDS 스테이지들의 체인에서 이른 MDS 스테이지이기 때문이다. 따라서, 선행하는 MDS 스테이지들로 인한 MC1B 신호의 누적된 지터는 작은데, 왜냐하면 단지 하나의 선행 MDS 스테이지(MDS 스테이지(142))만이 존재하기 때문이다. 도8A의 회로는 MMD 입력 신호(SIN)의 주파수에서 클록되는 다른 순서 논리 엘리먼트 또는 플립 플롭을 포함하지 않는다. 플립 플롭(173)은 저 주파수 출력 신호(SOUT)와 동일한 주파수에서 클록되고, 따라서 입력 신호(SIN)의 높은 주파수에서 클록되는 기존의 MMD 타이밍 회로의 순서 논리 엘리먼트에 비해 훨씬 적은 스위칭 전력을 소모한다. MC1B는 입력 신호(SIN)의 가장 짧은 펄스들만큼 짧은 펄스폭들을 갖는 어떠한 펄스들로 갖지 않는다. 플립 플롭(173)이 SIN 보다 느린 주파수에서 그리고 SIN이 가지는 것보다 긴 최소 펄스폭들로 클록되기 때문에, 플립 플롭(173)은 CMOS 회로에서 구현될 수 있고, CMOS 회로에서 구현된다. CMOS 회로의 리타이밍 회로의 순서 논리 엘리먼트 를 구현함으로써, 리타이밍 회로의 DC 전력 소모가 상당한 전류를 필요로 하는 CML 또는 다른 고속 순서 논리 엘리먼트를 포함하는 기존의 리타이밍 회로에 비해 감소된다. 또한, 출력 신호(SOUT)를 제1 디지털 논리 레벨로 어서트하기 위해서 모듈러스 제어 신호를 사용하고, 그리고 나서 적절한 시점에서 출력 신호(SOUT)을 디어서트하기 위해서 적절한 MDS 스테이지 출력을 사용하는 기술은 모듈러스 제어 신호와 MDS 출력 신호 사이에 어떠한 위상 관계도 필요로 하지 않는다. 위상 관계 요건을 달성할 필요가 없기 때문에, 회로 설계가 간략화될 수 있다.
도9A는 도4의 MMD(131)의 리타이밍 회로(149)의 또 다른 예에 대한 상세한 다이아그램이다. 도9A의 리타이밍 회로(149)는 순서 논리 엘리먼트(177)(이 경우, 플립 플롭), CMOS 인버터(178), 및 비 인버팅 CML 대 CMOS 버퍼(179)를 포함한다.
도9B는 도9A의 리타이밍 회로(149)의 동작을 예시하는 간략화된 파형 다이아그램이다. 모듈러스 제어 신호(MC1B)가 시간(T1)에서 로우에서 하이로 전이할 때, 신호는 CML에서 CMOS 신호 레벨들로 전환되고, 플립 플롭(177)의 클록 입력 리드(181)로 제공된다. 플립 플롭(177)의 클록 입력 리드(181)에서 신호의 로우에서 하이로의 전이는 플립 플롭(177)으로 하여금 D 입력 리드(182)에서 디지털 논리 로우 레벨로 클록하도록 한다. 이는 플립 플롭(177)을 제1 상태(즉, RESET 상태)로 배치하고, 플립 플롭(177)으로 하여금 출력 노드(135) 상의 MMD 출력 신호(SOUT)를 디지털 논리 로우 레벨로 강제하도록 한다. 인버터(178)는 플립 플롭(177)의 활성 로우 비동기 SET 입력 리드(180) 상의 하강 에지로서 시간(T3)에서의 상승 에지 출력 신호(O5)가 제공되도록 MDS 출력 신호(O5)를 인버팅한다. 이러한 신호의 로우 레벨은 플립 플롭(177)을 시간(T3)에서 제2 상태(즉, SET 상태)로 배치하고, MMD 출력 신호(O5)를 디지털 논리 하이 레벨로 강제한다. 따라서, 도9A의 리타이밍 회로(149)의 예는 출력 신호(SOUT)을 제1 디지털 논리 레벨(이 경우, 디지털 논리 로우 레벨)로 어서트하기 위해서 모듈러스 제어 신호를 사용하고, 그리고 나서 적절한 시점에서 출력 신호(SOUT)을 제2 디지털 논리 레벨(이 경우, 디지털 논리 하이 레벨)로 디어서트하기 위해서 적절한 MDS 스테이지 출력 신호를 사용하는 동일한 기술을 이용하고, 결과적으로 신호(SOUT)는 대략 50/50 듀티 사이클을 갖는다.
도10은 CML 대 CMOS 버퍼(179) 대신에 도9A 회로에서 사용될 수 있는 차분 래치에 대한 회로 다이아그램이다. "도체(185) 임피던스를 제공하기 위한 노드(183)" 및 "도체(185) 임피던스를 제공하기 위한 노드(184)" 사이의 임피던스 차이는 차분 래치의 MC1B 및 MC1 입력 리드들 사이의 차분 전압에 의존한다. 예를 들어, MC1B 입력 리드 상의 전압이 MC1 노드 상의 전압에 비해 증가하면, 노드(183) 상의 전압은 감소한다. 이러한 감소는 P-채널 트랜지스터(186)의 게이트 상의 전압을 감소시킨다. P-채널 트랜지스터(186)는 도전성이 보다 강하고, 이는 노드(184) 상의 전압을 증가시키게 된다. P-채널 트랜지스터들(186 및 187)의 상호-커플링 특성으로 인해, P-채널 트랜지스터(186)는 P-채널 트랜지스터(187)에 비해 보다 도전성이 강하게 만들어진다. "도체(185) 임피던스를 제공하기 위한 노드(183)" 및 "도체(185) 임피던스를 제공하기 위한 노드(184)" 사이의 차분(differential)은 트랜지스터(188 및 189)의 차분 컨덕턴스들의 효과를 강조한다. 이러한 의미에서, 상기 회로는 래칭 특성을 갖는 것으로 간주될 수 있다. 특 정 주파수의 MMD 출력 신호를 리타이밍하기 위해서 대략 10 밀리 암페어의 전류를 소모하는 기존의 리타이밍 회로에 비해, 도10의 차분 래치를 사용하는 도9A의 리타이밍 회로는 동일한 MMD 출력 신호를 동기화하기 위해서 3 밀리 암페어 이하를 소모하는 것으로 시뮬레이션된다. 차분 래치는 입력 리드들(190 및 191) 상에서 CML 신호 레벨들을 갖는 신호들을 수신하고, 출력 리드(192) 상에서 CMOS 논리 레벨들을 갖는 신호를 출력한다.
도11은 신규한 일 양상에 따른 방법의 흐름도이다. 멀티 모듈러스 분할기(MMD)가 주파수 분할 동작을 수행하기 위해서 사용된다(단계(200)). MMD는 2/3 분할 셀들 체인을 포함한다. 2/3 분할 셀들 각각은 2/3 분할 셀이 2로 분할하는지 아니면 3으로 분할하는지를 제어하는 자신의 모듈러스 제어 신호에 응답한다. 일 예에서, 도4의 MDS 스테이지들(142-148)은 2/3 분할 셀들이다. MMD 출력 신호(SOUT)는 순서 논리 엘리먼트를 제1 상태로 배치하기 위해서 모듈러스 제어 신호들 중 하나를 사용하고(단계(201)), 순서 논리 엘리먼트를 제2 상태로 배치하기 위해서 2/3 분할 셀 출력 신호를 사용함으로써(단계(202)) 생성된다. 일 예에서, 순서 논리 엘리먼트를 제1 상태로 배치하기 위해서 사용되는 모듈러스 제어 신호는 도4에서 식별된 모듈러스 제어 신호(MC1B)이고, 순서 논리 엘리먼트를 제2 상태로 배치하기 위해서 사용되는 출력 신호는 도4에서 식별되는 출력 신호(O5)이다. 순서 논리 엘리먼트가 제1 상태인 경우, 순서 논리 엘리먼트는 출력 신호(SOUT)를 제1 디지털 논리 레벨로 강제한다. 순서 논리 엘리먼트가 제2 상태인 경우, 순서 논리 엘리먼트는 출력 신호(SOUT)를 제2 디지털 논리 레벨로 강제한다. 멀티-모듈러 스 분할기가 동작할 때, 순서 논리 엘리먼트는 제1 상태 및 제2 상태로 교번적으로 배치되고, 따라서 SOUT 신호는 제1 및 제2 디지털 논리 레벨들로 반복적으로 전이하고, SOUT 신호는 대략 50/50 듀티 사이클을 갖게 된다.
비록 특정 실시예들이 예시를 위해 제시되었지만, 본 발명은 이로 제한되지 않으며 다양한 변형이 가능하다. 리타이밍 회로의 순서 논리 엘리먼트를 제1 상태로 배치하기 위해서 하나의 특정 모듈러스 제어 신호(MC1B)를 사용하는 일 예가 제시되지만, 다른 모듈러스 제어 신호들(예를 들면, MC0B 내지 MC5B 중 다른 하나)가 사용될 수 있다. 듀티 사이클 수정 신호로서 하나의 특정 MDS 출력 신호(O5)를 사용하는 일 예가 제시되지만, 다른 MDS 출력 신호들이 사용될 수 있다. 일부 애플리케이션들에서, MDS 출력 신호들 중 다수의 신호들의 조합 논리 함수인 듀티 사이클 수정 신호를 사용하는 것이 바람직하다. 리타이밍 회로 뒤에 저 주파수 신호들에 의해 클록되는 추가 신호 컨디셔닝 순서 논리 엘리먼트들이 배치될 수 있다. 상술한 리타이밍 회로가 그들의 순서 논리 엘리먼트들로서 플립 플롭들을 사용하지만, 신규한 리타이밍 회로의 다른 실시예들은 그들의 순서 논리 엘리먼트들로서 래치들을 사용한다. 따라서, 상술한 특정 엘리먼트들의 다양한 특징들의 조합, 수정, 변형이 본 발명의 영역 내에서 가능하다.
Claims (27)
- 멀티-모듈러스 분할기(MMD)로서,2/3 분할(divide-by-2/3) 셀들의 체인 ― 상기 체인의 각각의 2/3 분할 셀은 입력 신호를 수신하고 출력 신호를 출력하며, 상기 2/3 분할 셀들 각각은 상기 2/3 분할 셀이 2로 분할하는지 또는 3으로 분할하는지를 제어하는 모듈러스 제어 신호에 응답함 ― ; 및순서(sequential) 논리 엘리먼트를 포함하고,상기 모듈러스 제어 신호들 중 하나에서의 변경은 상기 순서 논리 엘리먼트로 하여금 제 1 상태로 배치되게 하고, 그리고 상기 출력 신호들 중 하나에서의 변경은 상기 순서 논리 엘리먼트로 하여금 제 2 상태로 배치되게 하는,멀티-모듈러스 분할기.
- 제1항에 있어서,상기 순서 논리 엘리먼트는 입력 리드를 가지며, 상기 모듈러스 제어 신호들 중 상기 하나는 상기 입력 리드를 통해 상기 순서 논리 엘리먼트로 공급되는,멀티-모듈러스 분할기.
- 제1항에 있어서,상기 순서 논리 엘리먼트는 입력 리드를 가지며, 상기 모듈러스 제어 신호들 중 상기 하나의 반전(invert)된 버전은 상기 입력 리드를 통해 상기 순서 논리 엘리먼트로 공급되는,멀티-모듈러스 분할기.
- 제1항에 있어서,상기 순서 논리 엘리먼트는 입력 리드를 가지며, 상기 출력 신호들 중 상기 하나는 상기 입력 리드를 통해 상기 순서 논리 엘리먼트로 공급되는,멀티-모듈러스 분할기.
- 제1항에 있어서,상기 순서 논리 엘리먼트는 입력 리드를 가지며, 상기 출력 신호들 중 상기 하나의 반전된 버전은 상기 입력 리드를 통해 상기 순서 논리 엘리먼트로 공급되는,멀티-모듈러스 분할기.
- 제1항에 있어서,입력 리드 및 출력 리드를 갖는 차분(differential) 래치를 더 포함하고, 상기 입력 리드는 상기 모듈러스 제어 신호들 중 상기 하나를 수신하기 위하여 연결되며, 상기 차분 래치의 상기 출력 리드는 상기 순서 논리 엘리먼트의 입력 리드에 연결되는,멀티-모듈러스 분할기.
- 제1항에 있어서,상기 순서 논리 엘리먼트는 출력 리드를 가지며, 상기 순서 논리 엘리먼트는 MMD 출력 신호를 상기 출력 리드 상으로 출력하고, 상기 MMD 출력 신호는 50/50의 듀티 사이클을 갖는,멀티-모듈러스 분할기.
- 제1항에 있어서,상기 모듈러스 제어 신호들 중 상기 하나는 상기 2/3 분할 셀 중 하나가 2로 분할하는지 또는 3으로 분할하는지를 제어하는 모듈러스 제어 신호인,멀티-모듈러스 분할기.
- 제1항에 있어서,상기 MMD는 주파수 F를 갖는 MMD 입력 신호를 수신하고, 상기 MMD 입력 신호를 주파수 분할하며, MMD 출력 신호를 출력하고, 상기 MMD 입력 신호는 2/3 분할 셀 DIV23CELL0 상에서 수신되고, 그리고 상기 순서 논리 엘리먼트는 F와 같거나 더 큰 주파수의 어떠한 신호도 수신하지 않는,멀티-모듈러스 분할기.
- 제1항에 있어서,상기 MMD의 제 1 부분은 CML(Current Mode Logic) 논리 회로에서 구현되고, 그리고 상기 MMD의 제 2 부분은 CMOS(Complementary Metal Oxide Semiconductor) 논리 회로에서 구현되며, 상기 순서 논리 엘리먼트는 CMOS 논리 회로에서 구현되는,멀티-모듈러스 분할기.
- (a) 주파수 분할 동작을 수행하기 위해서 2/3 분할 셀들의 체인을 사용하는 단계 ― 각각의 2/3 분할 셀은 입력 신호를 수신하고 출력 신호를 출력하며, 상기 2/3 분할 셀들 각각은 상기 2/3 분할 셀이 2로 분할하는지 또는 3으로 분할하는지를 제어하는 모듈러스 제어 신호에 응답함 ― ;(b) 순서 논리 엘리먼트를 제 1 상태로 배치하기 위해서 상기 모듈러스 제어 신호들 중 하나를 사용하는 단계; 및(c) 상기 순서 논리 엘리먼트를 제 2 상태로 배치하기 위해서 상기 출력 신호들 중 하나를 사용하는 단계를 포함하는,방법.
- 제11항에 있어서,상기 단계(b)에서 사용되는 하나의 모듈러스 제어 신호는 상기 2/3 분할 셀들 중 제 1 셀이 2로 분할하는지 또는 3으로 분할하는지를 제어하는 모듈러스 제어 신호인,방법.
- 제11항에 있어서,상기 단계(b)에서 사용되는 하나의 모듈러스 제어 신호는 상기 2/3 분할 셀들 중 제 2 셀이 2로 분할하는지 또는 3으로 분할하는지를 제어하는 모듈러스 제어 신호인,방법.
- 제11항에 있어서,상기 단계(b)는 상기 순서 논리 엘리먼트의 제 1 입력 리드 상으로 상기 모듈러스 제어 신호들 중 하나를 공급하는 단계를 포함하며, 그리고 상기 단계 (c)는 상기 순서 논리 엘리먼트의 제 2 입력 리드 상으로 상기 출력 신호들 중 하나를 공급하는 단계를 포함하는,방법.
- 제11항에 있어서,상기 단계(b)는 제 1 디지털 논리 레벨로부터 제 2 디지털 논리 레벨로의 상기 모듈러스 제어 신호들 중 하나의 전이에 응답하여 상기 순서 논리 엘리먼트를 상기 제 1 상태로 두는(put) 단계를 포함하는,방법.
- 제11항에 있어서,상기 단계(c)는 제 1 디지털 논리 레벨로부터 제 2 디지털 논리 레벨로의 상기 출력 신호들 중 하나의 전이에 응답하여 상기 순서 논리 엘리먼트를 상기 제 2 상태로 두는 단계를 포함하는,방법.
- 분할기를 형성하는 모듈러스 분할기 스테이지들의 체인 ― 상기 분할기는 출력 신호를 출력하기 위해서 입력 신호를 선택가능한 제수(divisor) 값으로 분할할 수 있으며, 상기 모듈러스 분할기 스테이지들 각각은 2 분할 동작 또는 3 분할 동작을 수행함 ― ; 및상기 출력 신호를 생성하기 위한 수단을 포함하고,상기 출력 신호는 50%의 듀티 사이클을 가지며, 상기 수단은 상기 체인으로부터 모듈러스 제어 신호를 수신하고 그리고 상기 출력 신호를 디지털 논리 레벨들로 전이시키는 상기 모듈러스 제어 신호의 전이에 응답하는,회로.
- 제17항에 있어서,상기 입력 신호는 제1 펄스폭의 펄스를 가지며, 상기 모듈러스 제어 신호는 상기 입력 신호의 상기 제1 펄스폭보다 더 긴 최소 펄스폭을 갖는,회로.
- 제17항에 있어서,상기 입력 신호는 주파수 F를 가지며, 상기 출력 신호를 생성하기 위한 수단은 F 또는 더 큰 주파수를 갖는 신호를 수신하지 않는,회로.
- 제17항에 있어서,상기 모듈러스 제어 신호는 상기 출력 신호의 각각의 주기 동안에 단지 2번만 전이하는,회로.
- 제17항에 있어서,상기 출력 신호를 생성하기 위한 수단은 상기 출력 신호의 각각의 주기 동안에 2번을 초과하여 전이하는 신호를 수신하지 않는,회로.
- 멀티-모듈러스 분할기로서,주파수 분할 동작을 수행하기 위해서 2/3 분할 셀들의 체인을 사용하기 위한 수단 ― 각각의 2/3 분할 셀은 입력 신호를 수신하고 출력 신호를 출력하며, 상기 2/3 분할 셀들 각각은 상기 2/3 분할 셀이 2로 분할하는지 또는 3으로 분할하는지를 제어하는 모듈러스 제어 신호에 응답함 ― ;순서 논리 엘리먼트를 제 1 상태로 배치하기 위해서 상기 모듈러스 제어 신호들 중 하나를 사용하기 위한 수단; 및상기 순서 논리 엘리먼트를 제 2 상태로 배치하기 위해서 상기 출력 신호들 중 하나를 사용하기 위한 수단을 포함하는,멀티-모듈러스 분할기.
- 제22항에 있어서,상기 순서 논리 엘리먼트를 제 1 상태로 배치하기 위해서 사용되는 상기 모듈러스 제어 신호는 상기 2/3 분할 셀들 중 제 1 셀이 2로 분할하는지 또는 3으로 분할하는지를 제어하는 모듈러스 제어 신호인,멀티-모듈러스 분할기.
- 제22항에 있어서,상기 순서 논리 엘리먼트를 제 1 상태로 배치하기 위해서 사용되는 상기 모듈러스 제어 신호는 상기 2/3 분할 셀들 중 제 2 셀이 2로 분할하는지 또는 3으로 분할하는지를 제어하는 모듈러스 제어 신호인,멀티-모듈러스 분할기.
- 제22항에 있어서,상기 순서 논리 엘리먼트를 제 1 상태로 배치하기 위해서 상기 모듈러스 제어 신호들 중 하나를 사용하기 위한 수단은,상기 순서 논리 엘리먼트의 제 1 입력 리드 상으로 상기 모듈러스 제어 신호들 중 하나를 공급하기 위한 수단을 더 포함하고,상기 순서 논리 엘리먼트를 제 2 상태로 배치하기 위해서 상기 출력 신호들 중 선택된 하나를 사용하기 위한 수단은 상기 순서 논리 엘리먼트의 제 2 입력 리드 상으로 상기 출력 신호들 중 하나를 공급하기 위한 수단을 포함하는,멀티-모듈러스 분할기.
- 제22항에 있어서,상기 순서 논리 엘리먼트를 제 1 상태로 배치하기 위해서 상기 모듈러스 제어 신호들 중 하나를 사용하기 위한 수단은,제 1 디지털 논리 레벨로부터 제 2 디지털 논리 레벨로의 상기 모듈러스 제어 신호들 중 하나의 전이에 응답하여 상기 순서 논리 엘리먼트를 상기 제 1 상태로 두기 위한 수단을 더 포함하는,멀티-모듈러스 분할기.
- 제22항에 있어서,상기 순서 논리 엘리먼트를 제 2 상태로 배치하기 위해서 상기 출력 신호들 중 선택된 하나를 사용하기 위한 수단은,제 1 디지털 논리 레벨로부터 제 2 디지털 논리 레벨로의 상기 출력 신호들 중 하나의 전이에 응답하여 상기 순서 논리 엘리먼트를 상기 제 2 상태로 두기 위한 수단을 더 포함하는,멀티-모듈러스 분할기.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US83315606P | 2006-07-24 | 2006-07-24 | |
| US60/833,156 | 2006-07-24 | ||
| US11/560,678 US7924069B2 (en) | 2006-06-28 | 2006-11-16 | Multi-modulus divider retiming circuit |
| US11/560,678 | 2006-11-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090034388A KR20090034388A (ko) | 2009-04-07 |
| KR101035159B1 true KR101035159B1 (ko) | 2011-05-17 |
Family
ID=38982275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020097003668A KR101035159B1 (ko) | 2006-07-24 | 2007-07-24 | 멀티-모듈러스 분할기 리타이밍 회로 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7924069B2 (ko) |
| EP (2) | EP2047600A2 (ko) |
| JP (2) | JP2009545252A (ko) |
| KR (1) | KR101035159B1 (ko) |
| CN (1) | CN101496284B (ko) |
| TW (1) | TW200820649A (ko) |
| WO (1) | WO2008014282A2 (ko) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7791415B2 (en) * | 2007-05-18 | 2010-09-07 | Semtech Corporation | Fractional-N synthesized chirp generator |
| US8081018B2 (en) * | 2008-08-21 | 2011-12-20 | Qualcomm Incorporated | Low power radio frequency divider |
| US20110148480A1 (en) * | 2009-12-17 | 2011-06-23 | Yongping Fan | Divider with Enhanced Duty Cycle for Precision Oscillator Clocking Sources |
| US8406371B1 (en) | 2012-01-04 | 2013-03-26 | Silicon Laboratories Inc. | Programmable divider circuitry for improved duty cycle consistency and related systems and methods |
| US8836394B2 (en) | 2012-03-26 | 2014-09-16 | Rambus Inc. | Method and apparatus for source-synchronous signaling |
| EP2861184B1 (en) | 2012-06-13 | 2018-07-18 | Elwha LLC | Breast implant with analyte sensors responsive to external power source |
| US8675810B2 (en) * | 2012-06-29 | 2014-03-18 | Intel Corporation | Programmable low power multi-modulus divider with 50/50 duty cycle |
| EP2741420B1 (en) | 2012-12-10 | 2015-03-04 | Nxp B.V. | Local oscillator signal generation |
| US9118333B1 (en) | 2013-08-29 | 2015-08-25 | Integrated Device Technology Inc. | Self-adaptive multi-modulus dividers containing div2/3 cells therein |
| CN105471427B (zh) | 2014-09-04 | 2019-07-26 | 中芯国际集成电路制造(上海)有限公司 | 一种多模分频器和电子装置 |
| US9401643B1 (en) * | 2015-03-10 | 2016-07-26 | International Business Machines Corporation | Bias-temperature induced damage mitigation circuit |
| US9768781B2 (en) * | 2015-04-11 | 2017-09-19 | Casinda, Inc. | Identification circuit and IC chip comprising the same |
| US9438257B1 (en) | 2015-07-02 | 2016-09-06 | Aura Semiconductor Pvt. Ltd | Programmable frequency divider providing output with reduced duty-cycle variations over a range of divide ratios |
| CN105281765B (zh) * | 2015-10-23 | 2018-08-21 | 东南大学 | 一种低相位噪声、低功耗差分多模分频器 |
| TWI633760B (zh) * | 2016-01-29 | 2018-08-21 | 立積電子股份有限公司 | 訊號發射器 |
| US10116314B1 (en) | 2017-11-01 | 2018-10-30 | Nvidia Corporation | Multi-mode frequency divider |
| US10700669B2 (en) | 2018-06-19 | 2020-06-30 | Aura Semiconductor Pvt. Ltd | Avoiding very low duty cycles in a divided clock generated by a frequency divider |
| GB2576536B (en) * | 2018-08-22 | 2021-05-05 | Imagination Tech Ltd | Float division by constant integer |
| CN109257043B (zh) * | 2018-10-25 | 2021-03-30 | 电子科技大学 | 一种应用于锁相环频率综合器的高速宽带除法链 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002093747A2 (en) * | 2001-05-17 | 2002-11-21 | Koninklijke Philips Electronics N.V. | Improved frequency divider with reduced jitter and apparatus based thereon |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2572283B2 (ja) * | 1989-10-23 | 1997-01-16 | 日本無線株式会社 | 可変分周回路 |
| JPH0419834A (ja) * | 1990-05-15 | 1992-01-23 | Matsushita Electric Ind Co Ltd | 光ディスク装置 |
| US5195111A (en) * | 1990-09-07 | 1993-03-16 | Nihon Musen Kabushiki Kaisha | Programmable frequency dividing apparatus |
| JPH0783257B2 (ja) * | 1990-09-07 | 1995-09-06 | 日本無線株式会社 | 可変分周装置 |
| JP2572302B2 (ja) * | 1990-09-07 | 1997-01-16 | 日本無線株式会社 | 可変分周装置 |
| JP4150092B2 (ja) * | 1997-09-17 | 2008-09-17 | ソニー株式会社 | 分周回路およびデジタルｐｌｌ回路 |
| US6108393A (en) * | 1999-02-25 | 2000-08-22 | Rockwell Collins, Inc. | Enhanced prescaler phase interface |
| CN1218487C (zh) * | 2000-12-22 | 2005-09-07 | 皇家菲利浦电子有限公司 | 降低功率损耗的分频器、基于该分频器的装置以及高功率效率分频的方法 |
| JP4386725B2 (ja) * | 2001-08-29 | 2009-12-16 | エヌエックスピー ビー ヴィ | 低減されたジッタを備える改良された分周器及びそれに基づく送信器 |
| DE10251703B4 (de) * | 2002-11-06 | 2005-08-04 | Infineon Technologies Ag | Schaltungsanordnung zur Frequenzteilung und Phasenregelschleife mit der Schaltungsanordnung |
| US7170965B2 (en) * | 2003-04-03 | 2007-01-30 | Broadcom Corporation | Low noise divider module for use in a phase locked loop and other applications |
| US7379522B2 (en) * | 2006-01-11 | 2008-05-27 | Qualcomm Incorporated | Configurable multi-modulus frequency divider for multi-mode mobile communication devices |
| US7564276B2 (en) * | 2006-06-28 | 2009-07-21 | Qualcomm Incorporated | Low-power modulus divider stage |
| TWI337454B (en) * | 2007-05-16 | 2011-02-11 | Ind Tech Res Inst | Programmable integer/non-integer frequency divider |
-
2006
- 2006-11-16 US US11/560,678 patent/US7924069B2/en not_active Expired - Fee Related
-
2007
- 2007-07-24 CN CN2007800280072A patent/CN101496284B/zh not_active Expired - Fee Related
- 2007-07-24 EP EP07799793A patent/EP2047600A2/en not_active Withdrawn
- 2007-07-24 EP EP12007507A patent/EP2562938A1/en not_active Withdrawn
- 2007-07-24 TW TW096126939A patent/TW200820649A/zh unknown
- 2007-07-24 KR KR1020097003668A patent/KR101035159B1/ko not_active IP Right Cessation
- 2007-07-24 JP JP2009521963A patent/JP2009545252A/ja not_active Withdrawn
- 2007-07-24 WO PCT/US2007/074257 patent/WO2008014282A2/en active Application Filing
-
2011
- 2011-11-28 JP JP2011258938A patent/JP5313323B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002093747A2 (en) * | 2001-05-17 | 2002-11-21 | Koninklijke Philips Electronics N.V. | Improved frequency divider with reduced jitter and apparatus based thereon |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2047600A2 (en) | 2009-04-15 |
| WO2008014282A2 (en) | 2008-01-31 |
| US20080042697A1 (en) | 2008-02-21 |
| JP2012095312A (ja) | 2012-05-17 |
| EP2562938A1 (en) | 2013-02-27 |
| CN101496284A (zh) | 2009-07-29 |
| JP2009545252A (ja) | 2009-12-17 |
| TW200820649A (en) | 2008-05-01 |
| KR20090034388A (ko) | 2009-04-07 |
| WO2008014282A3 (en) | 2008-06-05 |
| JP5313323B2 (ja) | 2013-10-09 |
| US7924069B2 (en) | 2011-04-12 |
| CN101496284B (zh) | 2013-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101035159B1 (ko) | 멀티-모듈러스 분할기 리타이밍 회로 | |
| CN101485090B (zh) | 低功率模量分频级 | |
| US7379522B2 (en) | Configurable multi-modulus frequency divider for multi-mode mobile communication devices | |
| CA2425654C (en) | Frequency divider system | |
| EP2668723B1 (en) | Frequency divider with synchronous range extension across octave boundaries | |
| US6842054B2 (en) | Frequency divider with reduced jitter and apparatus based thereon | |
| KR100329590B1 (ko) | 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러 | |
| EP1294100A2 (en) | Method and apparatus for providing resampling function in a modulus prescaler of a frequency source | |
| US9059686B2 (en) | Pseudo-CML latch and divider having reduced charge sharing between output nodes | |
| KR101091488B1 (ko) | 프리스케일러 및 이를 구비한 위상고정루프 주파수 합성기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20140430 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |