CN109257043B - 一种应用于锁相环频率综合器的高速宽带除法链 - Google Patents

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Abstract

本发明属于数字电路领域，具体提供一种应用于锁相环频率综合器的高速宽带除法链，用以克服现有除法链中由于2/3分频器的结构决定了其工作速度上限不会很高的问题。本发明通过对第一级2/3分频器(RLEHS 2/3分频器)与后级2/3分频器(RLEHS 2/3分频器)的创新性设计，使第一级2/3分频器与与后级2/3分频器的结构得到简化、工作速度得到提升，同时，第一级2/3分频器中的3输入与门与2输入与门均采用有比逻辑设计，进一步提高了所述第一级2/3分频器的工作速度；从而大大提高除法链工作速度上限，满足基于毫米波的5G通信芯片的时钟频率要求。

Description

一种应用于锁相环频率综合器的高速宽带除法链
技术领域
本发明属于数字电路领域，涉及一种除法链结构，更具体地涉及一种应用于锁相环频率综合器的高速宽带除法链。
背景技术
现代无线通信技术己经替代以前的有线通信技术进行数据通讯，并且数据传输率更高、安全性更强、性能更稳定。无线通信系统离不开时钟信号源，现代通信系统中信号源一般通过频率综合器产生。
目前应用最广泛的是基于锁相环的频率综合技术，它从一个或若干个高性能指标的频率源，产生多个具有同等优良性能的高频信号。高速除法链的设计一直是锁相环设计中的难点，随着5G通信的出现，对时钟信号频率的要求越来越高，具体体现在宽频带以及高频率两方面。对于宽频带，锁相环输出频率覆盖范围由VCO与除法链除数范围共同决定；对于高频率，传统的除法链电路由于2/3分频器工作速度限制，整个电路工作速度难以提高；传统2/3分频器如图2所示，由于其中包括4个D触发器201、202、203、204以及3个与门211、212、213，且其反馈回路有4个逻辑器件212、204、203、203级联，由数字逻辑电路设计常识可知，级联的同步时序逻辑器件越多，其整体工作速度越慢，故传统2/3分频器20的结构决定了其工作速度上限不会很高。
基于此，如何改进2/3分频器，使之工作速度提高，是本领域技术人员需要解决的关键问题。
发明内容
本发明的目的在于提供一种应用于锁相环频率综合器的高速宽带除法链，用以克服现有除法链工作上限频率不高、致使除法链难以对高频信号进行分频，故不能满足基于毫米波的5G通信芯片的时钟频率要求；本发明提出一种全新的2/3分频器结构，以此提高除法链工作速度上限。
为实现上述目的，本发明采用的技术方案如下：
一种应用于锁相环频率综合器的高速宽带除法链，包括依次级联的1个RLEHS 2/3分频器和多个LDP2/3分频器，其中，输入时钟信号输入RLEHS 2/3分频器时钟输入端，依次经过RLEHS 2/3分频器和多个LDP2/3分频器后输出输出时钟信号；其特征在于：
所述RLEHS 2/3分频器由第一D触发器1011、第二D触发器1012、第一2输入与门1013及3输入与门1014构成，其中，第一D触发器和第二D触发器的CLK端相连、且作为分频器的时钟输入端Fin，第一D触发器和第二D触发器的
Figure BDA0001841465260000021
端连接所述2输入与门的两个输入端、2输入与门的输出端连接第一D触发器的D端，第一D触发器
Figure BDA0001841465260000022
端作为分频器的输出端Fout，第一D触发器的Q端连接所述3输入与门的一个输入端、3输入与门的另外两个输入端分别作为分频比数字控制信号输入端P和内部控制信号输入端Modin、3输入与门的输出端连接第二D触发器的D端，第二D触发器的Q端悬空；
所述LDP2/3分频器由第三D触发器1021、第四D触发器1022、第二2输入与门1023、第三2输入与门1024及2输入与非门1025构成，其中，第三D触发器和第四D触发器的CLK端相连、且作为分频器的时钟输入端Fin，第三D触发器
Figure BDA0001841465260000023
端和2输入与非门的输出端分别连接所述第二2输入与门的两个输入端、第二2输入与门的输出端连接第三D触发器的D端，第三D触发器Q端作为分频器的输出端Fout，第三D触发器的Q端连接所述第三2输入与门的一个输入端、第三2输入与门的另一个输入端作为内部控制信号输入端Modin、第三2输入与门的输出端连接第四D触发器的D端，第四D触发器的
Figure BDA0001841465260000024
端悬空，第四D触发器的Q端连接所述2输入与非门的一个输入端，2输入与非门的另一个输入端作为分频比数字控制信号输入端P；
所述第四D触发器1022为TSPC D触发器，所述TSPC D触发器中引出分频器的内部控制信号输出端Modout。
本发明由RLEHS 2/3分频器和LPD 2/3分频器级联组成的除法链，其分频比M，由下式所示：
M＝P0+2×P1+22×P2+...+2n-1×Pn-1+2n
由上式可知，除法链除数覆盖范围为2n～2n+1-1，故可通过增减级联的2/3分频器数量n以满足除法链宽频带的要求。
本发明的有益效果在于：
本发明提供一种应用于锁相环频率综合器的高速宽带除法链，与传统的除法链相比，本发明通过对第一级2/3分频器(RLEHS 2/3分频器)与后级2/3分频器(RLEHS 2/3分频器)的创新性设计，使第一级2/3分频器与与后级2/3分频器的结构得到简化、工作速度得到提升，同时，第一级2/3分频器中的3输入与门与2输入与门均采用有比逻辑设计，进一步提高了所述第一级2/3分频器的工作速度；从而大大提高除法链工作速度上限。
附图说明
图1为本发明应用于锁相环频率综合器的高速宽带除法链的电路示意图。
图2为传统2/3分频器的电路示意图。
图3为本发明RLEHS 2/3分频器的电路示意图。
图4为RLEHS 2/3分频器的的整体电路MOS管图。
图5为本发明LDP 2/3分频器的电路示意图。
图6为本发明LDP 2/3分频器中TSPC D触发器的电路示意图。
图7为本发明LDP 2/3分频器的的整体电路MOS管图。
具体实施方式
下面结合附图和实施例对本发明做进一步详细说明。
本实施例提供一种应用于锁相环频率综合器的高速宽带除法链，其电路示意图如图1所示，包括依次级联的RLEHS 2/3分频器101和n-1个LDP2/3分频器102；其中，CLK_IN为输入时钟信号，CLK_OUT为分频后输出时钟信号，P0～Pn-1为n个分频比数字控制信号；所述输入时钟信号CLK_IN输入RLEHS 2/3分频器101的时钟输入端Fin，RLEHS 2/3分频器101的分频比数字控制信号输入端P接收分频比数字控制信号P0，RLEHS 2/3分频器101的输出端Fout输出信号Q1至第一级LDP2/3分频器102的时钟输入端Fin，RLEHS 2/3分频器101的内部控制信号输入端Modin接收第一级LDP2/3分频器102的内部控制信号输出端Modout输出信号Mn-1；第一级LDP2/3分频器102的分频比数字控制信号输入端P接收分频比数字控制信号P1，第一级LDP2/3分频器102的内部控制信号输入端Modin接收第二级LDP2/3分频器的内部控制信号输出端Modout输出信号Mn-2，第一级LDP2/3分频器102的输出端Fout输出信号Q2至第二级LDP2/3分频器的时钟输入端Fin；以此类推，完成级联，最后第n-1级LDP2/3分频器的输出端Fout输出分频后输出时钟信号CLK_OUT。
其中，上述RLEHS 2/3分频器和LDP2/3分频器的分频比均由分频比数字控制信号以及内部传递控制信号决定，如下表所示：
Mod<sub>in</sub> P 分频比
0 0 2
0 1 2
1 1 3
1 0 2
上述RLEHS 2/3分频器101的电路示意图如图3所示，由第一D触发器1011、第二D触发器1012、第一2输入与门1013及3输入与门1014构成，其中，第一D触发器和第二D触发器的CLK端相连、且作为分频器的时钟输入端Fin，第一D触发器和第二D触发器的
Figure BDA0001841465260000041
端连接所述2输入与门的两个输入端、2输入与门的输出端连接第一D触发器的D端，第一D触发器
Figure BDA0001841465260000042
端作为分频器的输出端Fout，第一D触发器的Q端连接所述3输入与门的一个输入端、3输入与门的另外两个输入端分别作为分频比数字控制信号输入端P和内部控制信号输入端Modin、3输入与门的输出端连接第二D触发器的D端，第二D触发器的Q端悬空；
上述RLEHS 2/3分频器的整体电路MOS管图如图4所示；
上述LDP 2/3分频器的电路示意图如图5所示，由第三D触发器1021、第四D触发器1022、第二2输入与门1023、第三2输入与门1024及2输入与非门1025构成，其中，第三D触发器和第四D触发器的CLK端相连、且作为分频器的时钟输入端Fin，第三D触发器
Figure BDA0001841465260000043
端和2输入与非门的输出端分别连接所述2输入与门的两个输入端、2输入与门的输出端连接第三D触发器的D端，第三D触发器Q端作为分频器的输出端Fout，第三D触发器的Q端连接所述第三2输入与门的一个输入端、第三2输入与门的另一个输入端作为内部控制信号输入端Modin、第三2输入与门的输出端连接第四D触发器的D端，第四D触发器的Q端悬空，第四D触发器的Q端连接所述2输入与非门的一个输入端，2输入与非门的另一个输入端作为分频比数字控制信号输入端P；
所述第四D触发器1022为TSPC D触发器，如图6所示，由第一PMOS管M1、第二PMOS管M2、第三PMOS管M3、第一NMOS管M4、第二NMOS管M5、第三NMOS管M6及第四NMOS管M7构成，其中，所述第一PMOS管M1、第二PMOS管M2、第三PMOS管M3的源极均接电源VDD，所述第三PMOS管M3、第一NMOS管M4、第三NMOS管M6的栅极连接CLK端，第二NMOS管M5、第三NMOS管M6、第四NMOS管M7的漏极均接地，所述第一PMOS管M1的栅极与第二NMOS管M5的栅极相连、且作为D端，所述第一NMOS管M4的源极与第二NMOS管M5的漏极相连，所述第三PMOS管M3的漏极与第四NMOS管M7的漏极相连、且经过反向器后作为Q端，所述第一PMOS管M1的漏极、第一NMOS管M4的漏极及第二PMOS管M2的栅极相连，所述第二PMOS管M2的漏极、第三NMOS管M6的漏极与第四NMOS管M7的栅极相连、且作为内部控制信号输出端Modout；
上述LDP 2/3分频器的整体电路MOS管图如图7所示。
需要说明的是，本发明中，所述TSPC D触发器为本领域现有技术。
从工作原理上讲，本发明通过新型的RLEHS 2/3分频器(Ratio Logic EmbeddedHigh Speed2/3Divider，嵌入有比逻辑高速2/3分频器)和LDP 2/3分频器(Low PowerDissipati on 2/3Divider，低功耗2/3分频器)的设计，进而提高除法链工作速度上限；本发明中，RL EHS 2/3分频器仅由2个D触发器1011、1012，1个2输入与门1013以及1个3输入与门1014组成，通过与图2所示传统2/3分频器对比可知，本发明RLEHS 2/3分频器大大减少了级联逻辑器件的数量，即实现结构简化，工作速度提升；进一步的，本发明RLEHS 2/3分频器中3输入与门与2输入与门均采用有比逻辑设计，如图4所示为RLEHS 2/3分频器的整体MOS管电路图，其中，M1、M2、M3、M4构成有比逻辑电路，通过牺牲功耗，加快了节点Z电荷的释放速度，进而提高了RLEHS 2/3分频器的工作速度。本发明设计LPD 2/3分频器作为本发明除法链中的后级2/3分频器，由2个D触发器，2个2输入与门以及1个2输入与非门组成，同样简化了电路的结构，提高了其工作速度；同时，由于外部输入时钟信号CLK_IN已经由第一级RLEHS 2/3分频器进行了2分频或者3分频，故对于后级2/3分频器的工作速度要求相对而言并不高，为了减小静态功耗，LPD 2/3分频器并不采用有比逻辑设计。
以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。另外需要说明书的是，本发明中的“第一”、“第二”等仅表示在实施例的描述中出现的先后顺序，以便区分类似部件，“第一”、“第二”在权力要求书中的出现仅为了便于对权利要求的快速理解而不是为了对其进行限制。

Claims (1)

1.一种应用于锁相环频率综合器的高速宽带除法链，包括依次级联的1个RLEHS 2/3分频器和多个LDP2/3分频器，其中，输入时钟信号输入RLEHS 2/3分频器时钟输入端，依次经过RLEHS 2/3分频器和多个LDP2/3分频器后输出输出时钟信号；其特征在于：
所述RLEHS 2/3分频器由第一D触发器(1011)、第二D触发器(1012)、第一2输入与门(1013)及3输入与门(1014)构成，其中，第一D触发器和第二D触发器的CLK端相连、且作为分频器的时钟输入端Fin，第一D触发器和第二D触发器的
Figure FDA0002810797330000011
端连接所述2输入与门的两个输入端、2输入与门的输出端连接第一D触发器的D端，第一D触发器
Figure FDA0002810797330000012
端作为分频器的输出端Fout，第一D触发器的Q端连接所述3输入与门的一个输入端、3输入与门的另外两个输入端分别作为分频比数字控制信号输入端P和内部控制信号输入端Modin、3输入与门的输出端连接第二D触发器的D端，第二D触发器的Q端悬空；
所述LDP 2/3分频器由第三D触发器(1021)、第四D触发器(1022)、第二2输入与门(1023)、第三2输入与门(1024)及2输入与非门(1025)构成，其中，第三D触发器和第四D触发器的CLK端相连、且作为分频器的时钟输入端Fin，第三D触发器
Figure FDA0002810797330000013
端和2输入与非门的输出端分别连接所述第二2输入与门的两个输入端、第二2输入与门的输出端连接第三D触发器的D端，第三D触发器
Figure FDA0002810797330000014
端作为分频器的输出端Fout，第三D触发器的Q端连接所述第三2输入与门的一个输入端、第三2输入与门的另一个输入端作为内部控制信号输入端Modin、第三2输入与门的输出端连接第四D触发器的D端，第四D触发器的
Figure FDA0002810797330000015
端悬空，第四D触发器的Q端连接所述2输入与非门的一个输入端，2输入与非门的另一个输入端作为分频比数字控制信号输入端P；
所述第四D触发器(1022)为TSPC D触发器，所述TSPC D由第一PMOS管M1、第二PMOS管M2、第三PMOS管M3、第一NMOS管M4、第二NMOS管M5、第三NMOS管M6及第四NMOS管M7构成，其中，所述第一PMOS管M1、第二PMOS管M2、第三PMOS管M3的源极均接电源VDD，所述第三PMOS管M3、第一NMOS管M4、第三NMOS管M6的栅极连接CLK端，第二NMOS管M5、第三NMOS管M6、第四NMOS管M7的漏极均接地，所述第一PMOS管M1的栅极与第二NMOS管M5的栅极相连、且作为D端，所述第一NMOS管M4的源极与第二NMOS管M5的漏极相连，所述第三PMOS管M3的漏极与第四NMOS管M7的漏极相连、且经过反向器后作为Q端，所述第一PMOS管M1的漏极、第一NMOS管M4的漏极及第二PMOS管M2的栅极相连，所述第二PMOS管M2的漏极、第三NMOS管M6的漏极与第四NMOS管M7的栅极相连、且作为内部控制信号输出端Modout。
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