CN105281765B - 一种低相位噪声、低功耗差分多模分频器 - Google Patents

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Abstract

本发明公开了一种频率合成器中具有重定时单元的低相位噪声、低功耗差分多模分频器，分频器由2/3模分频单元链、选频逻辑单元、多级重定时单元、输入缓冲模块和输出缓冲模块构成。2/3模分频单元链具有结构简单、速率快、分频比范围大的优点。2/3模分频单元采用差分静态CMOS逻辑电路设计，具有输入频率范围大、抗电源波动及干扰性能好等优点。多级重定时能有效避免亚稳态情况出现，降低输出相位噪声。本发明同时利用输入缓冲模块和输出缓冲模块提供测试方案，为频率合成器的环路分析提供理论分析及测试验证支持。

Description

一种低相位噪声、低功耗差分多模分频器
技术领域
本发明属于频率合成器设计技术领域，具体涉及一种频率合成器中具有重定时单元的低相位噪声、低功耗的差分多模分频器。
技术背景
随着移动终端、雷达、成像等系统中的多模多频化，要求射频收发机中的频率合成器输出信号具有很宽的频率范围，能同时应用于多个频段、多个标准。因此，研究宽带分数型频率合成器具有十分重要的意义。多模分频器作为频率合成器中的重要组成部分，有着极其重要的作用。
发明内容
发明目的：为提高收发机中频率合成器的稳定性，降低相位噪声以及分数杂散，提出一种具有重定时单元的低相位噪声、低功耗的差分多模分频器。
技术方案：一种低相位噪声、低功耗差分多模分频器，包括2/3模分频单元链、选频逻辑单元、重定时单元、输入缓冲模块和输出缓冲模块，输入信号经输入缓冲模块转换后进入2/3模分频单元链，2/3模分频单元链输出的信号经过选频逻辑单元处理之后进入重定时单元，同时重定时单元还接收2/3模分频单元链输送来的信号，这些信号在重定时单元中完成运算后经输出缓冲模块缓冲输出；其中2/3模分频单元链由多级2/3模分频器级联组成，而2/3模分频器中的锁存器均采用静态CMOS逻辑逻辑锁存器结构；选频逻辑单元根据分频数控制字选择合适的2/3模分频器的输出作为输出级；重定时单元采用静态逻辑CMOS逻辑锁存器级联方式，将2/3模分频器级数进行二进制对数运算后取整，作为其单元数目。以上做法具有以下好处：可有效降低电源串扰等噪声，提高噪声容限；有效扩展方波信号的能量分布，降低应用时级联单元的设计难度；有效降低分频器输出相位噪声。所述输入缓冲模块将单端信号转换为差分信号，差分信号间建立弱正反馈环。可有效降低输出相位噪声以及相位误差。
有益效果：与传统多模分频以及测试方法相比，本发明具有如下优点：
1、反馈式级联分频器具有响应速度快，输入频率范围大的特点，本实施例中所提出的分频器最高输入频率可达8GHz；
2、本实施例中所提出的差分静态CMOS逻辑分频单元，可有效降低功耗，提高抗电源干扰能力，提高噪声容限，增加低电源供电下的系统稳定性；
3、多级重定时单元可有效降低分频器输出相位噪声；
4、提出结构简单，性能优良的测试电路；通过该测试电路，提出了步骤简单、需要仪器数量较少的测试方案。
附图说明：
图1为本发明的系统框图；
图2为本发明实施例电路中2/3模分频器框图；
图3为本发明实施例电路中差分静态CMOS逻辑锁存器电路图；
图4为本发明实施例电路中的输入缓冲模块电路图；
图5为本发明实施例电路中的输出缓冲模块电路图。
具体实施方式：
下面结合附图及附表对本发明做更进一步的解释。
本发明的一种具有重定时单元的低相位噪声、低功耗的差分多模分频器，由2/3模分频单元链、选频逻辑单元、重定时单元、输入缓冲模块和输出缓冲模块构成，输入信号经输入缓冲模块转换后进入2/3模分频单元链，2/3模分频单元链输出的信号经过选频逻辑单元处理之后进入重定时单元，同时重定时单元还接收2/3模分频单元链输送来的信号，这些信号在重定时单元中完成运算后经输出缓冲模块缓冲输出，其中2/3模分频单元链由多个2/3模分频器组成，而2/3模分频器由差分静态CMOS逻辑电路构成；选频逻辑单元根据分频数控制字P0～P6选择合适信号输出节点；重定时单元采用级联方式，将2/3模分频器级数进行二进制对数运算后取整，作为其单元数目。以上做法具有以下好处：可有效降低电源串扰等噪声，提高噪声容限；有效扩展方波信号的能量分布，降低应用时级联单元的设计难度；有效降低分频器输出相位噪声。所述输入缓冲模块将单端信号转换为差分信号，差分信号间建立弱正反馈环，可有效降低输出相位噪声以及相位误差。如图1所示，2/3模分频单元链由6个2/3模分频器构成。
根据如下级联式分频器的原理：
在分频过程中，第m级的2/3模分频器产生modm-1信号，反馈到第m-1级2/3模分频器。该信号与控制字Pm-1信号共同选择第m-1级2/3模分频器2分频或3分频模式。3分频模式时，每一级输出时钟与输入时钟之间会增加一个时钟周期。因此，n级2/3模分频器可以提供的分频比N＝2n·Pn+2n-1·Pn-1+…+21·P1+20·P0。
为满足系统要求，考虑到实际输出波形的占空比，为了有效扩展方波信号的能量分布，降低后级级联单元的设计难度，与传统的实现方式不同，我们不采用mod端作为输出，而采用各级输出fout作为输出，通过选频逻辑电路选择适合的输出级。本实施例中同时采用六级2/3模分频器级联，选择4、5、6级选择输出，可控分频范围为16～127。
重定时模块方面，由于2/3模分频器模块的延迟会带来系统稳定性问题，因此将2/3模分频器级数的数目进行二进制对数运算后取整，作为重定时模块数目的选择依据，在本实施例中我们采用3级重定时模块。即分别对1、2、6级2/3模分频器的输出信号进行重定时。
2/3模分频器结构框图如图2所示，其中f0、nf0经过modin选通之后得到modout信号，modout信号再经过P选通后，反馈回来影响f0、nf0。只有当modin＝1且P＝1时，modout信号才会影响到f0、nf0，得到三分频输出，其他时候f0、nf0均为二分频输出。该结构在不同模式下，延时相对变化很小，其均可估计为两级触发器的时延，这对于重定时模块设计和级数确定提供了较大的帮助。
图3所示为2/3模分频器中的锁存器单元，该锁存器包括PMOS管P5、PMOS管P6、PMOS管P7、PMOS管P8、NMOS管N5、NMOS管N6、NMOS管N7、NMOS管N8，差分输入信号In和In_n，差分时钟信号CKin和nCKin，输入信号端In分别接PMOS管P6的栅极和NMOS管N6的栅极，PMOS管P6的漏极和NMOS管N6的漏极均接输出信号端Out_n，PMOS管P6的源极接PMOS管P5的漏极，PMOS管P5的栅极接时钟信号nCKin，PMOS管P5的源极接电源，NMOS管N6的源极接NMOS管N5的漏极，NMOS管N5的栅极接时钟信号CKin；输入信号端In_n分别接PMOS管P8的栅极和NMOS管N8的栅极，PMOS管P8的漏极和NMOS管N8的漏极均接输出信号端Out，PMOS管P8的源极接PMOS管P7的漏极，PMOS管P7的栅极接时钟信号CKin，PMOS管P7的源极接电源，NMOS管N8的源极接NMOS管N7的漏极，NMOS管N7的栅极接时钟信号nCKin，NMOS管N5和NMOS管N7的源极均接地，输出信号Out_n和Out通过两个反相器交叉耦合。与传统结构相比，该锁存器单元的内部增加了一个弱的正反馈回路，以稳定关键节点的电压。差分静态CMOS逻辑结构在有效降低功耗的同时，可提高抗电源噪声性能，提升电路的最高工作速率。对单独2/3模分频器测试，其最高工作频率可达12GHz，同时输出差分信号相位差保持稳定。
图4、图5为多模分频器测试中利用到的输入缓冲模块和输出缓冲模块。其中输出级需要驱动50Ω负载，为使测量更为准确，需要输出功率较大，偏置电流较大。在本实施例中，偏置电流为5mA，片外耦合电容为4.7nF。
实际测试分频器性能时，由于分频器模数控制需要P0～P6七个控制字，同时无法采用译码电路实现全模覆盖，为了节省焊盘个数和面积，利用两路模数转换器ADC将模拟信号转化为数字控制信号，其中BIAS_L为第四位控制模拟信号，输出4比特由低到高分别对应P0～P3。同样，BIAS_H由高到低分别对应P6～P4。如表1为测试方案中外接参考电压对应分频控制字(以低四位控制字为例)所示，不同的输入参考控制电压分别对应不同的控制字(以BIAS_L及P3～P0为例)。
表1
BIAS(V) B3～B0 BIAS(V) B3～B0
0～0.075 0000 0.600～0.675 1000
0.075～0.150 0001 0.675～0.750 1001
0.150～0.225 0010 0.750～0.825 1010
0.225～0.300 0011 0.825～0.900 1011
0.300～0.375 0100 0.900～0.975 1100
0.375～0.450 0101 0.975～1.050 1101
0.450～0.525 0110 1.050～1.125 1110
0.525～0.600 0111 1.125～1.200 1111
测试中，通过验证各级2/3模分频器及输出多路选择正常即可证明本发明的多模分频器工作正常，因此并不需要将所有分频比遍历。如表2为方便实际操作而简化的测试逻辑所对应的参考电压与分频比所示，类似于格雷码编码方式，按权重逐级改变控制字，优化调节步骤。这里需要注意：当P6P5＝00时，P4不可为0，否则分频器逻辑将出现错误(即最小分频比为16)。
表2
BIAS_H BIAS_L P6～P0 分频比
1.050～1.200 0.600～0.675 1111000 120
1.050～1.200 0～0.075 1110000 112
0.600～0.750 1.125～1.200 1001111 79
0.450～0.600 0.300～0.375 0110100 52
0.450～0.600 0.150～0.225 0110010 50
0.150～0.300 1.125～1.200 0011111 31
0.150～0.300 0.075～0.150 0010001 17
以上所述仅是本发明的优选实施方式，应当指出，在不脱离本发明原理的前提下，相关技术人员还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (2)

1.低相位噪声、低功耗差分多模分频器，其特征在于：包括2/3模分频单元链、选频逻辑单元、多级重定时单元、输入缓冲模块和输出缓冲模块，输入信号经输入缓冲模块转换后进入2/3模分频单元链，2/3模分频单元链输出的信号经过选频逻辑单元处理之后进入重定时单元，同时重定时单元还接收2/3模分频单元链输送来的信号，这些信号在重定时单元中完成运算后经输出缓冲模块缓冲输出；
其中，2/3模分频单元链由多级2/3模分频器级联组成，而2/3模分频器中的锁存器均采用静态逻辑CMOS逻辑锁存器结构；各级2/3模分频器受相应的分频数控制字控制，选频逻辑单元根据分频数控制字选择合适的2/3模分频器的输出作为输出级；重定时单元采用静态逻辑CMOS逻辑锁存器级联方式，将2/3模分频器级数进行二进制对数运算后取整，作为其单元数目；
其中，静态逻辑CMOS逻辑锁存器包括PMOS管P5、PMOS管P6、PMOS管P7、PMOS管P8、NMOS管N5、NMOS管N6、NMOS管N7、NMOS管N8，差分输入信号In和In_n，差分时钟信号CKin和nCKin，输入信号端In分别接PMOS管P6的栅极和NMOS管N6的栅极，PMOS管P6的漏极和NMOS管N6的漏极均接输出信号端Out_n，PMOS管P6的源极接PMOS管P5的漏极，PMOS管P5的栅极接时钟信号nCKin，PMOS管P5的源极接电源，NMOS管N6的源极接NMOS管N5的漏极，NMOS管N5的栅极接时钟信号CKin；输入信号端In_n分别接PMOS管P8的栅极和NMOS管N8的栅极，PMOS管P8的漏极和NMOS管N8的漏极均接输出信号端Out，PMOS管P8的源极接PMOS管P7的漏极，PMOS管P7的栅极接时钟信号CKin，PMOS管P7的源极接电源，NMOS管N8的源极接NMOS管N7的漏极，NMOS管N7的栅极接时钟信号nCKin，NMOS管N5和NMOS管N7的源极均接地，输出信号Out_n和Out通过两个反相器交叉耦合。
2.根据权利要求1所述的低相位噪声、低功耗差分多模分频器，其特征在于：所述输入缓冲模块将单端信号转换为差分信号，差分信号间建立弱正反馈环。
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