CN102075167B - 时钟调整电路和时钟电路的调整方法 - Google Patents

Abstract

本发明提供一种时钟调整电路和时钟电路的调整方法，包括：时钟缓冲放大器，用于接收外部差分时钟信号，将差分时钟信号整形为单端方波时钟信号，并将单端方波时钟信号输出；鉴相器，用于接收来自时钟缓冲放大器的单端方波时钟信号和来自占空比调整电路的反馈信号，将单端方波时钟信号的相位和反馈信号的相位进行比较，得到相位差值，并将相位差值输出；占空比调整电路，用于利用相位差值调整反馈信号的占空比，得到调整后的反馈信号。本发明将差分信号整形为单端方波时钟信号后与反馈信号进行比较得到相位差，根据相位差来调整占空比，能够有效减少占空比调整处理和硬件实现的复杂度，能够减小相位误差和控制电压的纹波的产生，提高调整的精确度。

Description

时钟调整电路和时钟电路的调整方法

技术领域

本发明属于微电子领域，特别涉及一种时钟调整电路和时钟电路的调整方法，用于高速高精度流水线模数转换器。

背景技术

随着现代通信技术的发展，高速高精度模数转换器的应用日渐广泛，尤其是军事数据通讯系统、数据采集系统对高速、高分辨率模数转换器的需求在不断地增加。在高速模数转换器中，采样时钟的时序误差往往会限制一个数字I/O接口的最大速率，同时还会增大通信链路的误码率，限制模数转换器的动态范围，降低其信噪比，直接影响到模数转换器的精度。通常来说，50％占空比的时钟信号是保证系统稳定工作的必要保障，而低抖动的时钟占空比稳定电路作为高速、高精度模数转换器的核心单元，对转换器的信噪比(Signal to NoiseRatio，简称为SNR)和有效位(Effective Number of Bits，简称为ENOB)等性能起着至关重要的作用。

现有的占空比稳定电路可以分为数字调整方式和模拟调整方式。数字调整方式通常具有较高的环路稳定性和较快的调整时间，但调整精度和调整的频率范围、占空比范围有限，而且结构复杂，占用芯片面积大；相比之下，模拟调整方式则具有高精度、宽调整范围、结构简单等优势。模拟调整方式中最为常见的占空比检测方式为电荷泵检测，但由于电荷泵存在着开关延迟，会使得控制电压产生周期性纹波，而充放电电流失配、电荷注入和电荷共享等缺点又会进一步增加相位误差和控制电压的纹波。

然而，目前尚未提出更加完善的占空比调整方案。

发明内容

针对相关技术中由于电荷泵存在着开关延迟，会使得控制电压产生周期性纹波，而充放电电流失配、电荷注入和电荷共享等缺点又会进一步增加相位误差和控制电压的纹波的问题，本发明提出了一种时钟调整电路和时钟电路的调整方法。

本发明的技术方案是这样实现的：

一种时钟调整电路，包括：

时钟缓冲放大器，用于接收外部差分时钟信号，将所述差分时钟信号整形为单端方波时钟信号，并将所述单端方波时钟信号输出；

鉴相器，用于接收来自所述时钟缓冲放大器的单端方波时钟信号和来自占空比调整电路的反馈信号，将所述单端方波时钟信号的相位和所述反馈信号的相位进行比较，得到相位差值，并将所述相位差值输出；

所述占空比调整电路，用于利用所述相位差值调整所述反馈信号的占空比，得到调整后的反馈信号。

其中，所述时钟调整电路还包括：

占空比检测电路，用于接收所述相位差值，将所述相位差值转换为模拟电压，并将所述模拟电压输出给所述占空比调整电路；

则所述占空比调整电路具体用于通过利用所述模拟电压调整所述反馈信号的占空比，得到调整后的反馈信号。

优选地，所述时钟缓冲放大器包括两级差分放大电路和整形电路，其中，

所述两级差分放大电路用于接收所述外部差分时钟信号，将所述外部差分时钟信号进行放大处理，并将放大的所述外部差分时钟信号发送给所述整形电路；

所述整形电路用于将放大的所述外部差分时钟信号整形为所述单端方波时钟信号。

其中，所述鉴相器包括：

第一支路、第二支路、基本RS触发电路；

其中，所述第一支路包括第一延迟单元和第一与非门，所述第一与非门用于对所述单端方波时钟信号和经过所述第一延迟单元的所述单端方波时钟信号执行与非操作，并将执行所述与非操作的结果输入到所述基本RS触发器；

所述第二支路包括第二延迟单元和第二与非门，所述第二与非门用于对所述反馈信号和经过所述第二延迟单元的所述反馈信号执行与非操作，并将执行所述与非操作的结果输入到所述基本RS触发器；

所述基本RS触发器用于根据执行所述与非操作后的单端方波时钟信号和执行所述与非操作后的反馈信号得到相位差值，并将所述相位差值输出。

优选地，所述第一延迟单元由M个反相器串联组成，其中，M为奇数；所述第二延迟单元由N个反相器串联组成，其中，N为奇数。

其中，所述占空比检测电路包括连续时间积分器和共源级放大器，其中，所述连续时间积分器接收所述相位差值，将所述相位差值转换为模拟电压，并将所述模拟电压发送给所述共源级放大器，所述共源级放大器将所述模拟电压执行反相处理。

其中，所述占空比调整电路包括延迟线和锁存器，其中，所述延迟线利用所述相位差值调整所述反馈信号的占空比，得到调整后的反馈信号，并将调整后的所述反馈信号发送给所述锁存器，所述锁存器接收调整后的所述反馈信号，将调整后的所述反馈信号整形为方波信号。

优选地，所述锁存器包括P个串联的反相器，所述锁存器还包括一个与所述P个反相器中的任意一个反向连接的反相器，其中，P为奇数。

一种时钟电路的调整方法，包括：

时钟缓冲放大器接收外部差分时钟信号，将所述差分时钟信号整形为单端方波时钟信号，并将所述单端方波时钟信号输出；

鉴相器接收来自所述时钟缓冲放大器的单端方波时钟信号和来自占空比调整电路的反馈信号，将所述单端方波时钟信号的相位和所述反馈信号的相位进行比较，得到相位差值，并将所述相位差值输出；

所述占空比调整电路利用所述相位差调整所述反馈信号的占空比，得到调整后的反馈信号。

其中，所述调整方法还包括：

占空比检测电路接收所述相位差值，将所述相位差值转换为模拟电压，并将所述模拟电压输出给所述占空比调整电路；

则所述占空比调整电路利用所述相位差调整所述反馈信号的占空比，得到调整后的反馈信号的处理包括：

所述占空比调整电路利用所述模拟电压调整所述反馈信号的占空比，得到调整后的反馈信号。

借助于本发明的上述技术方案，通过将差分信号转换为方波信号，并将方波信号与反馈信号进行比较得到相位差，之后根据相位差来调整占空比，能够有效减少占空比调整处理和硬件实现的复杂度，提高调整的速度，并且能够减小相位误差和控制电压的纹波的产生，提高调整的精确度。

附图说明

图1是根据本发明实施例的时钟调整电路的结构框图；

图2a是根据本发明实施例的时钟缓冲放大器中的两级差分放大电路的电路图；

图2b是根据本发明实施例的时钟缓冲放大器中的整形电路的电路图；

图3a是根据本发明实施例的鉴相器的电路图；

图3b是根据本发明实施例的鉴相器中的延迟单元的电路图；

图4a是根据本发明实施例的鉴相器的工作波形图的一个实例；

图4b是根据本发明实施例的鉴相器的工作波形图的另一个实例；

图5是根据本发明实施例的占空比检测电路的电路图；

图6a是根据本发明实施例的占空比检测电路的工作波形图的第一个实例；

图6b是根据本发明实施例的占空比检测电路的工作波形图的第二个实例；

图6c是根据本发明实施例的占空比检测电路的工作波形图的第三个实例；

图7a是根据本发明实施例的占空比调整电路的电路图；

图7b是根据本发明实施例的占空比调整电路中的锁存器的电路图；

图8是根据本发明实施例的占空比调整电路的工作波形图；

图9是根据本发明实施例的时钟电路的调整方法的流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本发明进行进一步详细说明。应该理解，此处所描述的具体实施例仅用于解释本发明，并不用于限定本发明。

图1是根据本发明实施例的时钟调整电路的结构框图，如图1所示，该占空比调整电路包括：

时钟缓冲放大器10，用于接收外部差分时钟信号，将差分时钟信号整形为单端方波时钟信号，并将单端方波时钟信号输出；

鉴相器20，用于接收来自时钟缓冲放大器的单端方波时钟信号和来自占空比调整电路40的反馈信号，将单端方波时钟信号的相位和反馈信号的相位进行比较，得到相位差值，并将相位差值输出；

占空比调整电路40，用于利用相位差值调整反馈信号的占空比，得到调整后的反馈信号。然后，再将该调整后的反馈信号输入到鉴相器20中，重复执行，直至单端方波时钟信号的相位和反馈信号的相位差值为nπ，其中，n为奇数。

进一步地，该时钟调整电路还包括：

占空比检测电路30，用于接收相位差值，将相位差值转换为模拟电压，并将模拟电压输出给占空比调整电路，则占空比调整电路40具体用于通过利用模拟电压调整反馈信号的占空比，得到调整后的反馈信号。

具体地，时钟缓冲放大器10包括两级差分放大电路和整形电路，其中，两级差分放大电路用于接收外部差分时钟信号，将外部差分时钟信号进行放大处理，并将放大的外部差分时钟信号发送给整形电路；整形电路用于将放大的外部差分时钟信号整形为单端方波时钟信号。

由于本发明采用了两级差分放大电路，因此能够达到较好的共模噪声抑制效果；并且，对于输入管可以采用BJT，这样，与同尺寸MOS管相比寄生电容小，且由于BJT是体迁移率而MOS管是面迁移率，会使得BJT比MOS管工作速度快，有效改善高频特性。

鉴相器20包括：第一支路、第二支路、基本RS触发电路；其中，第一支路包括第一延迟单元和第一与非门，第一与非门用于对单端方波时钟信号和经过第一延迟单元的单端方波时钟信号执行与非操作，并将执行与非操作的结果输入到基本RS触发器；第二支路包括第二延迟单元和第二与非门，第二与非门用于对反馈信号和经过第二延迟单元的反馈信号执行与非操作，并将执行与非操作的结果输入到基本RS触发器；基本RS触发器用于根据执行与非操作后的单端方波时钟信号和执行与非操作后的反馈信号得到相位差值，并将相位差值输出。其中，第一延迟单元由M个反相器串联组成，其中，M为奇数；第二延迟单元由N个反相器串联组成，其中，N为奇数。

并且，由于本发明采用了带有延迟单元的鉴相器，因此可保持调整前后输出时钟信号(CK_OUT)与鉴相器输入信号(CK)上升沿对齐，便于与延迟锁相环结合，提高锁定速度；

占空比检测电路30包括连续时间积分器和共源级放大器，其中，连续时间积分器接收相位差值，将相位差值转换为模拟电压，并将模拟电压发送给共源级放大器，共源级放大器将模拟电压执行反相处理。

占空比调整电路40包括延迟线和锁存器，其中，延迟线利用相位差值调整反馈信号的占空比，得到调整后的反馈信号，并将调整后的反馈信号发送给锁存器，锁存器接收调整后的反馈信号，将调整后的反馈信号整形为方波信号。优选地，锁存器包括P个串联的反相器，锁存器还包括一个与P个反相器中的任意一个反向连接的反相器，其中，P为奇数。

根据本发明的另一实施例，还提供了一种时钟调整电路，该电路是基于延迟锁相环的低抖动时钟稳定电路，能够将时钟占空比稳定在50％左右，从而有效提高占空比调节范围与调整精度。

参照图1，本发明的时钟调整电路(也可称为时钟稳定电路)包括缓冲放大器10、鉴相器20、占空比检测电路30、占空比调整电路40。其中，时钟缓冲放大器用于接收来自ADC外部的小摆幅差分时钟信号，将其转换为单端输出的方波信号，并使其与转换器采样时钟输入电平兼容，这种结构对共模噪声具有较强的抑制能力；鉴相器第一输入端接收时钟缓冲放大器产生的时钟信号，第二输入端接收来自占空比调整电路的反馈信号，并对两时钟信号的上升沿进行检测，完成相位比较功能；占空比检测电路接收来自鉴相器第一输出端的时钟信号，将其占空比信息转化为电压信息并输出；占空比调整电路根据占空比检测电路输出的电压信息，对输出信号做出相应调整并反馈至鉴相器的第二输入端。鉴相器第一输出端的时钟信号为本发明所设计的时钟稳定电路的最终输出，其占空比约为50％。

下面结合附图对时钟缓冲放大器、鉴相器、占空比检测电路和占空比调整电路的结构和工作原理分别进行说明。

本发明中使用的时钟缓冲放大器包括两级差分放大电路(101)和整形电路(102)，其中，图2a是两级差分放大电路的电路图，图2b是整形电路的电路图。如图2a所示，两级差分放大电路接收来自ADC外部的小摆幅差分时钟信号(CKN，CKP)，对其进行预放大。差分放大器对共模噪声具有良好的抑制能力，这里的输入对管采用BJT，与同尺寸MOS管相比寄生电容小，且由于BJT是体迁移率而MOS管是面迁移率，导致BJT比MOS管工作速度快，高频特性得到本质改善。如图2b所示，整形电路(102)将来自全差分放大器的双端信号转换为单端方波信号。第一晶体管(P1)截止时，第四晶体管(N2)也截止，第二晶体管(P2)由于与第一晶体管(P1)相位相反处在线性区，第二晶体管(P2)的漏端输出高电平(VDD)；第一晶体管(P1)处在线性区时，第四晶体管(N2)也进入线性区，第二晶体管(P2)由于与第一晶体管(P1)相位相反发生截止，第四晶体管(N2)的漏端输出低电平(GND)，这种结构能够使输出信号摆幅达到最大，配合后级的反相器(INV0)对信号进行整形。通过对反相器(INV0)的参数进行合理的设置，可使其开关阈值处在VDD/2，这样得到的方波信号(CK)占空比就接近50％；反相器(INV0)输出信号(CK)的占空比越接近50％，后级占空比稳定电路达到锁定时所用的时间就越短。

图3a是根据本发明实施例的鉴相器的电路图，图3b是根据本发明实施例的鉴相器中的延迟单元的电路图。如图3a所示，鉴相器20采用反相器链实现的延迟单元201(即上文的第一延迟单元)和延迟单元202(即上文的第二延迟单元)、两输入与非门(NAND2_1，NAND2_2)和基本RS触发器(203)连接组成。在该结构中，鉴相器第一输入端接时钟缓冲放大器10的输出信号(CK)，第二输入端接占空比调整电路的反馈信号(CK_VCDL)。两输入信号经过延迟单元后并各自与自身信号相与非，其输出(CK3，CK4)经过RS触发器后完成鉴相功能。其中，与非门(NAND2_1，NAND2_2)的输出信号(CK3，CK4)为一窄脉冲(这里假定CK3、CK4的低电平持续时间为脉冲宽度，对其它信号采取默认说法)，脉冲宽度为延迟单元(201，202)的延迟时间，其下降沿与鉴相器第一输入端信号(CK)的上升沿同步；该窄脉冲用于在固定时间对占空比调整电路中的电容(C3)充放电，并可在调整过程中避免信号CK_VCDL的下降沿与上升沿重合。RS触发器是通过检测两输入信号(CK，CK_VCDL)的上升沿，并以输出信号(CK_OUT)的脉冲宽度表示两输入信号的相位差的。当两输入信号相位差为nπ(n为奇数)时，鉴相器输出信号(CK_OUT)的占空比为50％，占空比检测电路30输出电压稳定，占空比调整电路40不做调整，电路发生锁定；若输出时钟信号(CK_OUT)的占空比发生失配，在调整过程中，占空比调整电路40保持输出信号(CK_VCDL)下降沿不变，仅将其上升沿延迟或提前，直到输出时钟信号占空比达到50％为止。如图3b所示，延迟单元201和延迟单元202分别由七个反相器串联组成。

图4为本发明中使用的鉴相器的工作波形。当输出时钟信号(CK_OUT)占空比小于50％时，占空比调整电路的反馈信号(CK_VCDL)上升沿推迟，脉宽变窄，使得鉴相器两输入信号的相位差增大，输出信号(CK_OUT)脉宽展宽，直到占空比达到50％时为止；当输出时钟信号(CK_OUT)占空比大于50％时，占空比调整电路的反馈信号(CK_VCDL)上升沿提前，脉宽展宽，使得鉴相器两输入信号的相位差减小，输出信号(CK_OUT)脉宽变窄，直到占空比达到50％为止。在此过程中，被调整信号(CK_VCDL)的下降沿保持不变，始终保持与鉴相器第一输入端信号(CK)的上升沿对齐。

图5是根据本发明实施例的占空比检测电路的电路图，如图5所示，本发明中使用的占空比检测电路包括连续时间积分器301和共源级放大器302。具体地，占空比检测电路30由运放(OA)、积分电阻(R1)、积分电容(R2)实现的积分器(301)和第五晶体管(P3)、第六晶体管(N3)、电容(C2)实现的共源级放大器302连接组成。其中，连续时间积分器301由积分电阻(R1)、积分电容(C1)和运放(OA)组成；共源级放大器302由第五晶体管(P3)、第六晶体管(N3)和充放电电容(C2)组成。积分电容两端分别跨接在运放的反相输入端和输出端，积分器的正相输入端接大小为VDD/2的基准电压(VREF)，反相输入端通过电阻接鉴相器20的第一输出端。积分器用于检测输入信号(CK_OUT)的占空比信息，并将以电压信号输出；当输入信号(CK_OUT)占空比为50％时，共源级放大器的输出信号(V_ADJ)与积分器的输出电压(V_O)保持稳定，当输入信号(CK_OUT)占空比偏离50％时，共源级放大器的输出(V_ADJ)与积分器的输出电压(V_O)向相反方向变化。

由于积分器的基准电压决定其输出控制电压的大小，必要时，可通过改变积分器的基准电压，来对时钟稳定电路输出时钟信号的占空比进行灵活的调整。

图6a至6c为本发明中使用的占空比检测电路的工作波形。如图6a至6c所示，当输入时钟信号(CK_OUT)为低电平时，电容充电，积分器的输出电压(V_O)线性上升；当输入时钟信号(CK_OUT)为高电平时，电容放电，积分器的输出电压(V_O)线性下降；无论电容充电还是放电状态，积分器输出电压的上升斜率与下降斜率均相等，积分器的输出为三角波。如图6a所示，当输入时钟信号(CK_OUT)的占空比为50％时，由于上升时间与下降时间相等，积分器输出电压为围绕一共模电压上下波动的三角波；如图6b所示，当输入时钟信号(CK_OUT)占空比小于50％时，上升时间大于下降时间，积分器输出电压为逐渐上升的三角波；如图6c所示，当输入时钟信号(CK_OUT)占空比大于50％时，上升时间小于下降时间，积分器输出电压为逐渐下降的三角波。时间常数τ＝R1·C1的大小决定积分器的检测精度，τ越大，精度越高，积分器输出达到稳定所需时间越长；通过适当提高时间常数τ的大小，可提高整个时钟稳定电路的性能，使输出信号(CK_OUT)的占空比接近50％，降低时钟抖动。

图7a是根据本发明实施例的占空比调整电路中的电路图，图7b是根据本发明实施例的占空比调整电路中的锁存器的电路图。如图7a所示，本发明中使用的占空比调整电路包括压控延迟线401和锁存器402。具体地，占空比调整电路40由第七晶体管(P4)、第八晶体管(N4)、第九晶体管(N5)、电容(C3)实现的压控延迟线(401)和多个反相器(INV1，INV2，INV3，INV4)实现的锁存器(402)组成。其中，压控延迟线由第七晶体管(P4)、第八晶体管(N4)、第九晶体管(N5)和电容(C3)组成，锁存器由四个反相器(INV1，INV2，INV3，INV4)组成，反相器INV2与INV4首尾相接，锁存器对压控延迟线的输出信号锁存并完成反相功能。压控延迟线第一输入端的信号(CK3)为一窄脉冲(假定CK3、CK4的低电平持续时间为脉冲宽度)，其下降沿与鉴相器第一输入端信号(CK3)的上升沿同步，用于在固定时间对电容(C3)充放电。当压控延迟线第一输入端的信号(CK3)为低电平时，第七晶体管(P4)导通，第八晶体管(N4)截止，电容(C3)通过第七晶体管(P4)充电，当其为高电平时，第七晶体管(P4)截止，第八晶体管(N4)导通，电容(C3)通过八晶体管(N4)和第九晶体管(N5)放电，放电时间的长短将决定占空比调整电路输出信号(CK_VCDL)上升沿的发生时间。

图8为本发明中使用的占空比调整电路的工作波形，如图8所示，当时钟稳定电路输出信号(CK_OUT)的占空比小于50％时，压控延迟线第二输入端上的电压(CK_ADJ)下降，流过第九晶体管(N5)的电流减小，由Q＝IT可知，由于电流减小，放电时间延长，输出时钟信号(CK_VCDL)的上升沿将会推迟，鉴相器两输入端信号的相位差增大，输出信号(CK_OUT)占空比逐渐增大，直到达到50％为止。由于总是在固定时刻对电容(C3)充电，压控延迟线输出信号的上升沿(CK5)总是发生在固定时刻，在调整过程中输出信号(CK_VCDL)的上升沿不会发生与下降沿重合的现象。当时钟稳定电路输出信号(CK_OUT)的占空比大于50％时，压控延迟线第二输入端上的电压(CK_ADJ)上升，流过第九晶体管(N5)的电流增大，放电时间缩短，输出时钟信号(CK_VCDL)的上升沿将会提前，鉴相器两输入端信号的相位差减小，输出信号(CK_OUT)占空比逐渐减小，直到达到50％为止。

图9是根据本发明实施例的时钟电路的调整方法的流程图，如图9所示，该方法包括：

步骤S901，时钟缓冲放大器接收外部差分时钟信号，将差分时钟信号整形为单端方波时钟信号，并将单端方波时钟信号输出；

步骤S903，鉴相器接收来自时钟缓冲放大器的单端方波时钟信号和来自占空比调整电路的反馈信号，将单端方波时钟信号的相位和反馈信号的相位进行比较，得到相位差值，并将相位差值输出；

步骤S905，占空比调整电路利用相位差调整反馈信号的占空比，得到调整后的反馈信号。然后，再将该调整后的反馈信号输入到鉴相器20中，重复执行步骤S903和步骤S905，直至单端方波时钟信号的相位和反馈信号的相位差值为nπ，其中，n为奇数。

优选地，在步骤S903中，占空比检测电路可以接收相位差值，将相位差值转换为模拟电压，并将模拟电压输出给占空比调整电路；这样，在步骤S905中，则占空比调整电路利用相位差调整反馈信号的占空比，得到调整后的反馈信号的处理包括：占空比调整电路利用模拟电压调整反馈信号的占空比，得到调整后的反馈信号。

本发明的时钟稳定电路包括时钟缓冲放大器、鉴相器、占空比检测电路和占空比调整电路。外部差分时钟信号经时钟缓冲放大器后被整形为方波，再与来自占空比调整电路的反馈信号通过鉴相器进行相位差的比较，将得到的输出信号送至占空比检测电路，占空比检测电路检测信号的占空比信息并以电压信息输出，占空比调整电路接收占空比检测电路的输出电压，并将输出信号反馈至鉴相器的第二输入端，从而实现占空比的稳定。

综上所述，借助于本发明的上述技术方案，通过将差分信号转换为方波信号，并将方波信号与反馈信号进行比较得到相位差，之后根据相位差来调整占空比，能够有效减少占空比调整处理和硬件实现的复杂度，提高调整的速度，并且能够减小相位误差和控制电压的纹波的产生，提高调整的精确度。

另外，在具体实现过程中，时钟缓冲放大器可以采用两级差分放大电路来达到更好的共模噪声抑制效果；并且，输入管可以采用BJT，与同尺寸MOS管相比寄生电容小，且由于BJT是体迁移率而MOS管是面迁移率，导致BJT比MOS管工作速度快，高频特性得到本质改善。

此外，由于采用了带延迟单元的鉴相器结构，可保持调整前后输出时钟信号(CK_OUT)与鉴相器输入信号(CK)上升沿对齐，便于与延迟锁相环结合，提高锁定速度；由于本发明采用了连续时间积分器，使得积分电路输出电压的相对误差与运放的开环增益、积分时间常数R1·C1成反比，通过设计高的运放开环增益与积分时间常数，可提高占空比检测精度，降低时钟抖动；并且，由于积分器的基准电压决定其输出控制电压的大小，必要时，可通过改变积分器的基准电压，来对时钟稳定电路输出时钟信号的占空比进行灵活的调整；此外，本发明的电路结构对电路、工艺失配抑制能力强，能够进一步避免产生时钟抖动。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种时钟调整电路，其特征在于，包括：

时钟缓冲放大器，用于接收外部差分时钟信号，将所述差分时钟信号整形为单端方波时钟信号，并将所述单端方波时钟信号输出；

鉴相器，用于接收来自所述时钟缓冲放大器的单端方波时钟信号和来自占空比调整电路的反馈信号，将所述单端方波时钟信号的相位和所述反馈信号的相位进行比较，得到相位差值，并将所述相位差值输出；

占空比检测电路，用于接收所述相位差值，将所述相位差值转换为模拟电压，并将所述模拟电压输出给所述占空比调整电路；

所述占空比调整电路用于通过利用所述模拟电压调整所述反馈信号的占空比;

所述占空比检测电路包括连续时间积分器和共源级放大器，其中，所述连续时间积分器接收所述相位差值，将所述相位差值转换为模拟电压，并将所述模拟电压发送给所述共源级放大器，所述共源级放大器将所述模拟电压执行反相处理。

2.根据权利要求1所述的时钟调整电路，其特征在于，所述时钟缓冲放大器包括两级差分放大电路和整形电路，其中，

所述两级差分放大电路用于接收所述外部差分时钟信号，将所述外部差分时钟信号进行放大处理，并将放大的所述外部差分时钟信号发送给所述整形电路；

所述整形电路用于将放大的所述外部差分时钟信号整形为所述单端方波时钟信号。

3.根据权利要求1所述的时钟调整电路，其特征在于，所述鉴相器包括：

第一支路、第二支路、基本RS触发电路；

其中，所述第一支路包括第一延迟单元和第一与非门，所述第一与非门用于对所述单端方波时钟信号和经过所述第一延迟单元的所述单端方波时钟信号执行与非操作，并将执行所述与非操作的结果输入到所述基本RS触发电路；

所述第二支路包括第二延迟单元和第二与非门，所述第二与非门用于对所述反馈信号和经过所述第二延迟单元的所述反馈信号执行与非操作，并将执行所述与非操作的结果输入到所述基本RS触发电路；

所述基本RS触发电路用于根据执行所述与非操作后的单端方波时钟信号和执行所述与非操作后的反馈信号得到相位差值，并将所述相位差值输出。

4.根据权利要求3所述的时钟调整电路，其特征在于，

所述第一延迟单元由M个反相器串联组成，其中，M为奇数；

所述第二延迟单元由N个反相器串联组成，其中，N为奇数。

5.根据权利要求1所述的时钟调整电路，其特征在于，所述占空比调整电路包括延迟线和锁存器，其中，所述延迟线利用所述相位差值调整所述反馈信号的占空比，得到调整后的反馈信号，并将调整后的所述反馈信号发送给所述锁存器，所述锁存器接收调整后的所述反馈信号，将调整后的所述反馈信号整形为方波信号。

6.根据权利要求5所述的时钟调整电路，其特征在于，所述锁存器包括P个串联的反相器，所述锁存器还包括一个与所述P个反相器中的任意一个反向连接的反相器，其中，P为奇数。

7.一种时钟电路的调整方法，其特征在于，包括：

时钟缓冲放大器接收外部差分时钟信号，将所述差分时钟信号整形为单端方波时钟信号，并将所述单端方波时钟信号输出；

鉴相器接收来自所述时钟缓冲放大器的单端方波时钟信号和来自占空比调整电路的反馈信号，将所述单端方波时钟信号的相位和所述反馈信号的相位进行比较，得到相位差值，并将所述相位差值输出；

占空比检测电路接收所述相位差值，将所述相位差值转换为模拟电压，并将所述模拟电压输出给所述占空比调整电路;

所述占空比调整电路利用所述模拟电压调整所述反馈信号的占空比；

占空比检测电路包括连续时间积分器和共源级放大器，其中，连续时间积分器接收相位差值，将相位差值转换为模拟电压，并将模拟电压发送给共源级放大器，共源级放大器将模拟电压执行反相处理。

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