CN104124968B - 一种用于流水线型模数转换器的时钟占空比校准电路 - Google Patents
一种用于流水线型模数转换器的时钟占空比校准电路 Download PDFInfo
- Publication number
- CN104124968B CN104124968B CN201410384397.9A CN201410384397A CN104124968B CN 104124968 B CN104124968 B CN 104124968B CN 201410384397 A CN201410384397 A CN 201410384397A CN 104124968 B CN104124968 B CN 104124968B
- Authority
- CN
- China
- Prior art keywords
- inverter
- nmos transistor
- signal
- pmos tube
- tube
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000003708 edge detection Methods 0.000 claims abstract description 45
- 230000000630 rising effect Effects 0.000 claims abstract description 29
- 230000005540 biological transmission Effects 0.000 claims description 67
- 239000003990 capacitor Substances 0.000 claims description 38
- 238000006731 degradation reaction Methods 0.000 claims description 12
- 230000015556 catabolic process Effects 0.000 claims description 11
- 230000000593 degrading effect Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000007599 discharging Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 239000000872 buffer Substances 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
本发明提供一种用于流水线型模数转换器的时钟占空比校准电路,包括:上升沿检测电路,用于获取低电平窄脉冲信号;下降沿检测电路,用于获取高电平窄脉冲信号;输出控制电路,用于根据低电平窄脉冲信号和高电平窄脉冲信号输出时钟信号;电荷泵环路,用于将输出时钟信号的占空比偏差信号转化为第一电压信号;压控延时电路,用于将第一电压信号进行延时处理,得到第二电压信号,并输出给上升沿检测电路;上升沿检测电路获取第二电压信号的低电平窄脉冲信号,通过输出控制电路输出预设占空比时钟信号。通过采用单边沿微分电路控制输出时钟信号,利用电荷泵环路完成对输出时钟占空比的检测,控制压控延迟电路的延迟时间,输出精确的占空比时钟信号。
Description
技术领域
本发明涉及电子技术领域,特别涉及一种用于流水线型模数转换器的时钟占空比校准电路。
背景技术
分辩率在八到十六位并且采样频率在几兆到几百兆的典型流水线型模数转换器中,需要利用输入时钟的两个边沿来产生核心电路所需要的各种定时信号,时钟上升沿用于采样相输入信号和偶数级流水线的量化工作,下降沿用于保持相输入信号和奇数级流水线的量化工作,故时钟占空比必须正好维持在50%。另外在输入信号频率越来越高的情况下(因后有影响越来越大),时钟抖动对整个系统的转换精度以及信噪比等性能的影响会越来越大。然而时钟信号源由外部晶振产生,其占空比和精度均无法稳定地满足整体A/D转换器的要求。
时钟占空比电路可以利用传统的锁相环(PLL)或延迟锁相环(DLL)来完成。然而传统PLL电路和DLL电路都只能够锁定输入输出信号的频率和相位,并不能够实现既定的占空比指标。
再者模数转换器需要对模拟数据进行采样,因此时钟信号的性能对整个系统的性能非常重要。时钟抖动是时钟边沿的位置变化,将导致采样误差,从而直接导致整体模数转换器输出精度的误差。随着模拟输入信号频率的上升,时钟抖动所造成的转换误差会加大。模拟输入信号的频率增加意味着输入信号的斜率在增大,相同的抖动会使采样误差更大进而造成的更大的转换误差。另外同样频率输入信号下,模数转换器分辨率也会影响抖动所造成转换误差的相对大小。所以时钟抖动带来的误差会随着模数转换器的分辨率以及输入信号的频率增加而对系统的影响越来越大。
发明内容
本发明的目的在于提供一种用于流水线型模数转换器的时钟占空比校准电路,解决了现有技术中传统锁相环或延迟锁相环都只能锁定输入输出信号的频率和相位,不能实现既定的占空比指标的问题。
为了达到上述目的,本发明提供一种用于流水线型模数转换器的时钟占空比校准电路,包括:
上升沿检测电路,用于获取低电平窄脉冲信号;
下降沿检测电路,用于获取高电平窄脉冲信号;
输出控制电路,用于根据所述低电平窄脉冲信号和所述高电平窄脉冲信号输出时钟信号;
电荷泵环路,用于将所述输出时钟信号的占空比偏差信号转化为第一电压信号;
压控延时电路,用于将所述第一电压信号进行延时处理,得到第二电压信号,并输出给所述上升沿检测电路;
所述上升沿检测电路获取所述第二电压信号的低电平窄脉冲信号,通过所述输出控制电路输出预设占空比时钟信号。
其中,所述输出控制电路包括:第一PMOS管M1和第一NMOS管M2;其中,
所述第一PMOS管M1的源极接高电平,所述第一PMOS管M1的栅极接所述上升沿检测电路的输出端,所述第一PMOS管M1的漏极与所述第一NMOS管M2的漏极连接并输出所述时钟信号,所述第一NMOS管M2的源极接地,所述第一NMOS管M2的栅极接所述下将沿检测电路的输出端。
其中,所述下降沿检测电路包括:第二PMOS管MP1、第三PMOS管MP2、第二NMOS管MN1、第一反相器I1、第二反相器I2、第三反相器I3、第四反相器I4、第五反相器I5、第六反相器I6、第七反相器I7以及第一或非门NOR;其中,
反向输入时钟信号Clkin-一方面与所述第三反相器I3连接,另一方面串联所述第一反相器I1、第二反相器I2,所述第二反相器I2的输出端与所述第三PMOS管MP2的栅极连接,所述第三PMOS管MP2的源极接高电平,所述第三PMOS管MP2的漏极与所述第二PMOS管MP1的源极连接,所述第二PMOS管MP1的漏极和所述第二NMOS管MN1的漏极连接并与所述第七反相器I7的输入端连接,所述第二NMOS管MN1的源极接地;所述第七反相器I7的输出端与所述第一或非门NOR的输入端连接,所述第一或非门NOR的另一输入端与所述第三反相器I3的输出端连接;所述第一或非门NOR的输出端与所述第一NMOS管M2的栅极连接;
所述输出控制电路输出的时钟信号Clkout+串联所述第四反相器I4、第五反相器I5和第六反相器I6后与所述第二PMOS管MP1的栅极和所述第二NMOS管MN1的栅极连接,所述第二PMOS管MP1的栅极和所述第二NMOS管MN1的栅极相连。
其中,所述上升沿检测电路包括:第四PMOS管Mp3、第三NMOS管Mn2、第四NMOS管Mn3、第五NMOS管Mn4、第八反相器I8、第九反相器I9、第十反相器I10、第十一反相器I11、第十二反相器I12和第一与非门NAND;其中,
所述输出控制电路输出的时钟信号Clkout+串联所述第十反相器I10、第十一反相器I11和第十二反相器I12后连接所述第四PMOS管Mp3的栅极和所述第三NMOS管Mn2栅极,所述第四PMOS管Mp3的栅极和所述第三NMOS管Mn2栅极相连;所述第四PMOS管Mp3的源极接高电平,所述第四PMOS管Mp3的漏极与所述第三NMOS管Mn2的漏极连接并与所述第九反相器I9的输入端连接;所述第九反相器I9的输出端与所述第一与非门NAND的输入端连接;所述第一与非门NAND的另一输入端与正向输入时钟信号Clkin+及所述第二电压信号(Vdelay)连接,所述第一与非门NAND的输出端与所述第一PMOS管M1的栅极连接;
所述第三NMOS管Mn2的源极与所述第四NMOS管Mn3的漏极连接,所述第四NMOS管Mn3的源极与所述第五NMOS管Mn4的漏极连接,所述第五NMOS管Mn4的源极接地;所述第五NMOS管Mn4的栅极接第一使能控制信号Enable1,所述正向输入时钟信号Clkin+及所述第二电压信号Vdelay连接所述第八反相器I8后与所述第四NMOS管Mn3的栅极连接。
其中,所述电荷泵环路包括:启动电路,电荷泵,二阶低通滤波器以及抖动退化放大器;其中,
所述启动电路用于对结合式电荷泵的初始状态进行设置;
所述电荷泵用于将所述输出控制电路输出的时钟信号的占空比偏差信号转化为两个电流信号;
所述二阶低通滤波器用于将所述电荷泵输出的两个电流信号转化为相互跟随的电压信号;
所述抖动退化放大器用于将所述相互跟随的电压信号转化为所述第一电压信号。
其中,所述启动电路包括:第二或非门NOR1、第二与非门NAND1、第三与非门NAND2、第十三反相器I13、第十四反相器I14、第十五反相器I15、第一传输门T1、第二传输门T2、第三传输门T3和第四传输门T4;其中,
所述输出控制电路输出的时钟信号Clkout+和第二使能控制信号Enable2作为第二或非门NOR1的输入,所述第二或非门NOR1的输出一方面作为第二与非门NAND1的一个输入,另一方面也作为所述第三与非门NAND2的一个输入;
一电源VDD接所述第一传输门T1的输入端,所述第一传输门T1的控制信号反相端口接正向输入时钟信号Clkin+,所述第一传输门T1的控制信号正相端口接反向输入时钟信号Clkin-,所述第一传输门T1的输出端与所述第二传输门T2的输入端连接并与所述第二与非门NAND1的另一个输入端连接,所述第二传输门T2的控制信号反相端口接反向输入时钟信号Clkin-,所述第二传输门T2的控制信号正相端口接正向输入时钟信号Clkin+;所述第二传输门T2的输出端和所述第二与非门NAND1的输出端连接并串联所述第十三反相器I13后作为所述第三传输门T3的输入,所述第三传输门T3的控制信号反相端口接反向输入时钟信号Clkin-,所述第三传输门T3的控制信号正相端口接正向输入时钟信号Clkin+;
所述第三传输门T3的输出端一方面作为所述第三与非门NAND2的另一个输入,另一方面于所述第四传输门T4的输入端连接;所述第三与非门NAND2的输出端一方面串联所述第十四反相器I14后与所述第四传输门T4的输出端连接,另一方面串联所述第十五反相器I15后输出第一启动信号startup;所述第四传输门T4的控制信号反相端口接反向输入时钟信号Clkin-,所述第四传输门T4的控制信号正相端口接正向输入时钟信号Clkin+。
其中,所述电荷泵包括:第六PMOS管M7、第七PMOS管M9、第七NMOS管M8、第八NMOS管M10、第九NMOS管M11、一电流源IP和一电流沉IN;其中,
所述输出控制电路输出的时钟信号Clkout+依次串联第十六反相器I16、第十七反相器I17、第十八反相器I18后输出反向时钟信号Clkout—;
一电源VDD接所述电流源IP的输入端,所述电流源IP的输出端接分别接所述第六PMOS管M7的源极和所述第七PMOS管M9的源极,所述第六PMOS管M7的栅极与所述第七NMOS管M8的栅极连接并与所述时钟信号Clkout+连接,所述第六PMOS管M7的漏极与所述第七NMOS管M8的漏极连接并输出第一电流信号Ic2;所述第七NMOS管M8的源极与所述第八NMOS管M10的源极连接并与所述电流沉IN的输入端连接,所述电流沉IN的输出端接地;所述第八NMOS管M10的栅极与所述第七PMOS管M9的栅极连接并与所述反向时钟信号Clkout—连接,所述第七PMOS管M9的漏极和所述第八NMOS管M10的漏极连接一方面输出第二电流信号Ic1,另一方面与所述第九NMOS管M11的漏极连接,所述第九NMOS管M11的源极接地,所述第九NMOS管M11的栅极接所述第一启动信号startup。
其中,所述二阶低通滤波器包括:第一电阻R11、第二电阻R12、第一电容C2、第二电容C11和第三电容C12;其中,
所述第二电容C11、所述第一电阻R11、所述第一电容C2、所述第二电阻R12和所述第三电容C12依次串联,所述第二电容C11的另一端接地,所述第三电容C12的另一端接地;
所述第二电容C11和所述第一电阻R11的连接处一方面与与所述第一电流信号Ic2连接,另一方面输出第一偏置信号Vc2;所述第二电阻R12和所述第三电容C12的连接处一方面与所述第二电流信号Ic1连接,另一方面输出第二偏置信号Vc1。
其中,所述抖动退化放大器包括:第八PMOS管M21、第九PMOS管M23、第十PMOS管M27、第十一PMOS管M29、第十NMOS管M22、第十一NMOS管M24、第十二NMOS管M25、第十三NMOS管M26、第十四NMOS管M28、第十五NMOS管M20和第三电阻R2;其中,
所述第八PMOS管M21的源极接一电源VDD,所述第八PMOS管M21的栅极与所述第九PMOS管M23的栅极相连,所述第八PMOS管M21的漏极与所述第十NMOS管M22的漏极连接,所述第十NMOS管M22的栅极与所述第十三NMOS管M26的栅极相连,所述第十NMOS管M22的源极接地;所述第十三NMOS管M26的源极接地,所述第十三NMOS管M26的漏极与所述第十一NMOS管M24的源极和所述第十二NMOS管M25的源极连接,所述第十一NMOS管M24的栅极和漏极短接并一方面与所述第一偏置信号Vc2连接,另一方面与所述第九PMOS管M23的漏极连接,所述第九PMOS管M23的源极接所述电源VDD;
所述电源VDD还与所述第十二NMOS管M25的漏极连接,所述第十二NMOS管M25的栅极与所述第十PMOS管M27的栅极连接并与所述第二偏置信号Vc1连接;所述第十PMOS管M27的源极与第三电阻R2连接,所述第三电阻R2的另一端与所述电源VDD连接,所述第十PMOS管M27的漏极与所述第十四NMOS管M28的漏极连接,所述第十四NMOS管M28的源极接地,所述第十五NMOS管M20的栅极和漏极短接后与所述第十四NMOS管M28的栅极连接,且与所述第十一PMOS管M29的栅极和漏极连接并输出所述第一电压信号Vctrl;
所述第十五NMOS管M20的源极接地,所述第十一PMOS管M29的源极接所述电源VDD。
其中,所述压控延时电路包括:反相器、充放电电容C1和施密特触发器;
所述施密特触发器用于抑制所述反相器翻转阈值处引入的噪声。
其中,所述反相器包括:第十二PMOS管M31、第十六NMOS管M32和第十七NMOS管M33;其中,
所述第十二PMOS管M31的源极接高电平,所述第十二PMOS管M31的栅极与所述第十六NMOS管M32的栅极连接并接所述反向时钟信号Clkout—;所述第十二PMOS管M31的漏极与所述第十六NMOS管M32的漏极连接并与所述充放电电容C1的一端连接,所述充放电电容C1的另一端接地;所述第十六NMOS管M32的源极与所述第十七NMOS管M33的漏极连接,所述第十七NMOS管M33的源极接地,所述第十七NMOS管M33的栅极与所述第一电压信号Vctrl连接。
其中,所述施密特触发器包括:第十三PMOS管M34、第十四PMOS管M35、第十五PMOS管M36、第十八NMOS管M37、第十九NMOS管M38,第二十NMOS管M39、第十九反相器I19和第二十反相器I20;其中,
所述充放电电容C1的非接地端还与所述第十五PMOS管M36的栅极和所述第十八NMOS管M37的栅极连接,所述第十五PMOS管M36的漏极和所述第十八NMOS管M37的漏极连接后与所述第十九反相器I19的输入端连接;所述第十五PMOS管M36的源极与所述第十三PMOS管M34的漏极和所述第十四PMOS管M35的漏极连接,所述第十三PMOS管M34的源极和所述第十四PMOS管M35源极连接并连接高电平,所述第十三PMOS管M34的栅极接地;
所述第十八NMOS管M37的源极与所述第十九NMOS管M38的漏极和所述第二十NMOS管M39的漏极连接,所述第十九NMOS管M38的源极和所述第二十NMOS管M39的源极连接并接地,所述第十九NMOS管M38的栅极接高电平;所述第二十NMOS管M39的栅极、所述第十九反相器I19的输出端和所述第十四PMOS管M35的栅极连接后与所述第二十反相器I20的输入端连接,所述第二十反相器I20的输出端输出所述第二电压信号Vdelay。
本发明的上述技术方案至少具有如下有益效果:
本发明实施例的用于流水线型模数转换器的时钟占空比校准电路中,通过在延迟锁相环的体系结构上采用单边沿微分电路控制输出时钟信号,利用电荷泵环路将输出时钟信号的占空比转换为对低通滤波器注入或提取的电荷量的大小,从而完成对输出时钟占空比的检测,控制后级压控延迟电路的延迟时间,输出精确的50%占空比时钟信号;为流水线型模数转换器提高50%占空比时钟信号,能够稳定的满足整体模数转换器的要求,提高模数转换器的工作效率。
附图说明
图1表示本发明实施例的用于流水线型模数转换器的时钟占空比校准电路的基本组成结构示意图;
图2表示本发明实施例的用于流水线型模数转换器的时钟占空比校准电路的下降沿检测电路图;
图3表示本发明实施例的用于流水线型模数转换器的时钟占空比校准电路的上升沿检测电路图;
图4表示本发明实施例的用于流水线型模数转换器的时钟占空比校准电路的启动电路图;
图5表示本发明实施例的用于流水线型模数转换器的时钟占空比校准电路的电荷泵环路以及压控延时电路的电路图;
图6表示本发明实施例的用于流水线型模数转换器的时钟占空比校准电路的低通滤波器和抖动退化放大器的电路图。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚,下面将结合附图及具体实施例进行详细描述。
本发明针对现有技术中锁相环或延迟锁相环都只能锁定输入输出信号的频率和相位,不能实现既定的占空比指标的问题,提供一种用于流水线型模数转换器的时钟占空比校准电路中,通过在延迟锁相环的体系结构上采用单边沿微分电路控制输出时钟信号,利用电荷泵环路将输出时钟信号的占空比转换为对低通滤波器注入或提取的电荷量的大小,从而完成对输出时钟占空比的检测,控制后级压控延迟电路的延迟时间,输出精确的50%占空比时钟信号;为流水线型模数转换器提高50%占空比时钟信号,能够稳定的满足整体模数转换器的要求,提高模数转换器的工作效率。
如图1所示,本发明实施例提供一种用于流水线型模数转换器的时钟占空比校准电路,包括:
上升沿检测电路1,用于获取低电平窄脉冲信号;
下降沿检测电路2,用于获取高电平窄脉冲信号;
输出控制电路3,用于根据所述低电平窄脉冲信号和所述高电平窄脉冲信号输出时钟信号;
电荷泵环路4,用于将所述输出时钟信号的占空比偏差信号转化为第一电压信号;
压控延时电路5,用于将所述第一电压信号进行延时处理,得到第二电压信号,并输出给所述上升沿检测电路1;
所述上升沿检测电路1获取所述第二电压信号的低电平窄脉冲信号,通过所述输出控制电路3输出预设占空比时钟信号。
本发明上述实施例中,分别采用了结合式电荷泵环路4和压控延时电路5,降低了环路设计的复杂度,减小了时钟抖动。上升沿检测电路1与下降沿检测电路2通过一系列缓冲器、组合逻辑与反馈产生,对正反向时钟输入信号不断地进行边沿检测,输出短脉冲信号的电路。之后,短脉冲信号通过一个由M1和M2组成的伪NMOS逻辑输出控制电路3,输出时钟信号。结合式电荷泵将输出控制电路输出的时钟信号的占空比偏差信号转化为电流信号,低通滤波器将电荷泵输出的两路电流信号转化为两个相互跟随的电压信号,通过跟随器与抖动退化放大器输出反馈控制信号,经过压控延时电路5进而调制信号到精确的50%占空比。
具体的,本发明上述实施例中,如图1所示,所述输出控制电路3包括:第一PMOS管M1和第一NMOS管M2;其中,
所述第一PMOS管M1的源极接高电平,所述第一PMOS管M1的栅极接所述上升沿检测电路的输出端,所述第一PMOS管M1的漏极与所述第一NMOS管M2的漏极连接并输出所述时钟信号,所述第一NMOS管M2的源极接地,所述第一NMOS管M2的栅极接所述下将沿检测电路的输出端。
本发明具体实施例中,第一PMOS管M1和第一NMOS管M2组成伪NMOS逻辑输出控制电路,M1和M2作为开关管用。
本发明的具体实施例中,如图2所示,所述下降沿检测电路2包括:第二PMOS管MP1、第三PMOS管MP2、第二NMOS管MN1、第一反相器I1、第二反相器I2、第三反相器I3、第四反相器I4、第五反相器I5、第六反相器I6、第七反相器I7以及第一或非门NOR;其中,
反向输入时钟信号Clkin-一方面与所述第三反相器I3连接,另一方面串联所述第一反相器I1、第二反相器I2,所述第二反相器I2的输出端与所述第三PMOS管MP2的栅极连接,所述第三PMOS管MP2的源极接高电平,所述第三PMOS管MP2的漏极与所述第二PMOS管MP1的源极连接,所述第二PMOS管MP1的漏极和所述第二NMOS管MN1的漏极连接并与所述第七反相器I7的输入端连接,所述第二NMOS管MN1的源极接地;所述第七反相器I7的输出端与所述第一或非门NOR的输入端连接,所述第一或非门NOR的另一输入端与所述第三反相器I3的输出端连接;所述第一或非门NOR的输出端与所述第一NMOS管M2的栅极连接;
所述输出控制电路输出的时钟信号Clkout+串联所述第四反相器I4、第五反相器I5和第六反相器I6后与所述第二PMOS管MP1的栅极和所述第二NMOS管MN1的栅极连接,所述第二PMOS管MP1的栅极和所述第二NMOS管MN1的栅极相连。
本发明上述实施例中,下降沿检测电路的输入信号为反向时钟输入,输出下降信号Fall。该下降沿检测电路2,主要实现对输入信号与输出的时钟反馈信号经过或非门鉴相产生触发时钟输出电平下拉的高电平窄脉冲控制电压信号。
本发明具体实施例中,如图3所示,所述上升沿检测电路1包括:第四PMOS管Mp3、第三NMOS管Mn2、第四NMOS管Mn3、第五NMOS管Mn4、第八反相器I8、第九反相器I9、第十反相器I10、第十一反相器I11、第十二反相器I12和第一与非门NAND;其中,
所述输出控制电路输出的时钟信号Clkout+串联所述第十反相器I10、第十一反相器I11和第十二反相器I12后连接所述第四PMOS管Mp3的栅极和所述第三NMOS管Mn2栅极,所述第四PMOS管Mp3的栅极和所述第三NMOS管Mn2栅极相连;所述第四PMOS管Mp3的源极接高电平,所述第四PMOS管Mp3的漏极与所述第三NMOS管Mn2的漏极连接并与所述第九反相器I9的输入端连接;所述第九反相器I9的输出端与所述第一与非门NAND的输入端连接;所述第一与非门NAND的另一输入端与正向输入时钟信号Clkin+及所述第二电压信号(Vdelay)连接,所述第一与非门NAND的输出端与所述第一PMOS管M1的栅极连接;
所述第三NMOS管Mn2的源极与所述第四NMOS管Mn3的漏极连接,所述第四NMOS管Mn3的源极与所述第五NMOS管Mn4的漏极连接,所述第五NMOS管Mn4的源极接地;所述第五NMOS管Mn4的栅极接第一使能控制信号Enable1,所述正向输入时钟信号Clkin+及所述第二电压信号Vdelay连接接所述第八反相器I8后与所述第四NMOS管Mn3的栅极连接。
本发明上述实施例中,上升沿检测电路1的输入信号为正向时钟输入,输出上升信号;该上升沿检测电路1,与下降沿检测电路2不同的是上升沿检测电路1不再对输入时钟信号边沿进行检测,根据系统电路整体设计,时钟上升沿检测电路对压控延迟电路5的输出信号Vdelay边沿进行检测,并输出脉冲宽度为设计延迟时间的低电平窄脉冲,从而触发输出时钟控制电路M2管产生输出时钟高电平。
具体的,Up和Fall信号分别为下降沿检测电路与上升沿检测电路的输出信号,Clkout+即为正向输出时钟信号。当Up为低时,MP管导通,Clkout+为高电平,当Fall为高时,MN管导通,Clkout+为低电平。
本发明的具体实施例中,如图1所示,所述电荷泵环路4包括:启动电路41,电荷泵42,二阶低通滤波器43以及抖动退化放大器44;其中,
所述启动电路41用于对结合式电荷泵43的初始状态进行设置;
所述电荷泵42用于将所述输出控制电路3输出的时钟信号的占空比偏差信号转化为两个电流信号;
所述二阶低通滤波器43用于将所述电荷泵42输出的两个电流信号转化为相互跟随的电压信号;
所述抖动退化放大器44用于将所述相互跟随的电压信号转化为所述第一电压信号。
具体的,本发明实施例中,如图4所示,所述启动电路41包括:第二或非门NOR1、第二与非门NAND1、第三与非门NAND2、第十三反相器I13、第十四反相器I14、第十五反相器I15、第一传输门T1、第二传输门T2、第三传输门T3和第四传输门T4;其中,
所述输出控制电路输出的时钟信号Clkout+和第二使能控制信号Enable2作为第二或非门NOR1的输入,所述第二或非门NOR1的输出一方面作为第二与非门NAND1的一个输入,另一方面也作为所述第三与非门NAND2的一个输入;
一电源VDD接所述第一传输门T1的输入端,所述第一传输门T1的控制信号反相端口接正向输入时钟信号Clkin+,所述第一传输门T1的控制信号正相端口接反向输入时钟信号Clkin-,所述第一传输门T1的输出端与所述第二传输门T2的输入端连接并与所述第二与非门NAND1的另一个输入端连接,所述第二传输门T2的控制信号反相端口接反向输入时钟信号Clkin-,所述第二传输门T2的控制信号正相端口接正向输入时钟信号Clkin+;所述第二传输门T2的输出端和所述第二与非门NAND1的输出端连接并串联所述第十三反相器I13后作为所述第三传输门T3的输入,所述第三传输门T3的控制信号反相端口接正向输入时钟信号Clkin+,所述第三传输门T3的控制信号正相端口接反向输入时钟信号Clkin-;
所述第三传输门T3的输出端一方面作为所述第三与非门NAND2的另一个输入,另一方面于所述第四传输门T4的输入端连接;所述第三与非门NAND2的输出端一方面串联所述第十四反相器I14后与所述第四传输门T4的输出端连接,另一方面串联所述第十五反相器I15后输出第一启动信号startup;所述第四传输门T4的控制信号反相端口接反向输入时钟信号Clkin-,所述第四传输门T4的控制信号正相端口接正向输入时钟信号Clkin+。
较佳的,本发明上述实施例中,Enable1为0时有效,与Enable2相反(即Enable2为1时有效)。且电路正常工作时Enable1置于1。
具体的,本发明上述实施例中,如图5所示,所述电荷泵42包括:第六PMOS管M7、第七PMOS管M9、第七NMOS管M8、第八NMOS管M10、第九NMOS管M11、一电流源IP和一电流沉IN;其中,
所述输出控制电路输出的时钟信号Clkout+依次串联第十六反相器I16、第十七反相器I17、第十八反相器I18后输出反向时钟信号Clkout—;
一电源VDD接所述电流源IP的输入端,所述电流源IP的输出端接分别接所述第六PMOS管M7的源极和所述第七PMOS管M9的源极,所述第六PMOS管M7的栅极与所述第七NMOS管M8的栅极连接并与所述时钟信号Clkout+连接,所述第六PMOS管M7的漏极与所述第七NMOS管M8的漏极连接并输出第一电流信号Ic2;所述第七NMOS管M8的源极与所述第八NMOS管M10的源极连接并与所述电流沉IN的输入端连接,所述电流沉IN的输出端接地;所述第八NMOS管M10的栅极与所述第七PMOS管M9的栅极连接并与所述反向时钟信号Clkout—连接,所述第七PMOS管M9的漏极和所述第八NMOS管M10的漏极连接一方面输出第二电流信号Ic1,另一方面与所述第九NMOS管M11的漏极连接,所述第九NMOS管M11的源极接地,所述第九NMOS管M11的栅极接所述第一启动信号startup。
本发明实施例中,电荷泵环路在工作初始时刻由第一启动信号startup通过M11对电荷泵节点VC1的放电。在启动结束时刻,与VC1反比关系的压控延迟电路控制电压Vctrl处于最大值,进而使压控延迟电路产生最小延迟时间,导致整体占空比调制电路输出时钟在启动结束时刻的输出时钟脉冲宽度达到最大值。电荷泵采用全差分结构,两条支路分别由正反向输出时钟信号控制。由于使用单一控制信号,消除了传统电荷泵不同控制信号间的延迟问题,此外,差分结构的使用保证了在整个时钟周期内,电流源IP电流沉IN均有电流通路,避免了单端电荷泵充、放电电流的“断流”现象,提高了输出电流的稳定性。且通过使用相同尺寸M7,M8,M9,M10管以及偏置管使电荷泵电流源与电流沉漏极电压与其偏置管漏极电压相等,从而避免了因沟道调制效应引起的充放电电流失配。
本发明具体实施例中,如图6所示,所述二阶低通滤波器43包括:第一电阻R11、第二电阻R12、第一电容C2、第二电容C11和第三电容C12;其中,
所述第二电容C11、所述第一电阻R11、所述第一电容C2、所述第二电阻R12和所述第三电容C12依次串联,所述第二电容C11的另一端接地,所述第三电容C12的另一端接地;
所述第二电容C11和所述第一电阻R11的连接处一方面与与所述第一电流信号Ic2连接,另一方面输出第一偏置信号Vc2;所述第二电阻R12和所述第三电容C12的连接处一方面与所述第二电流信号Ic1连接,另一方面输出第二偏置信号Vc1。
本发明实施例中,低通滤波器43的作用在于将电荷泵42输出电流信号转化为电压信号,由于使用结合式电荷泵,故需要两个对称的低通滤波结构。为减少面积的损失,提出低通滤波器的结构采用带密勒电容的二阶低通滤波器,由电容值相同的C11与C12、C2以及电阻值相同的R11与R12组成。该结构可以提供的输入占空比范围更大。它被加在电荷泵输出两端将电流信号转化为电压信号VC1与VC2,使得VC1与VC2在同一时间内完成充放电。
具体的,所述抖动退化放大器44包括:第八PMOS管M21、第九PMOS管M23、第十PMOS管M27、第十一PMOS管M29、第十NMOS管M22、第十一NMOS管M24、第十二NMOS管M25、第十三NMOS管M26、第十四NMOS管M28、第十五NMOS管M20和第三电阻R2;其中,
所述第八PMOS管M21的源极接一电源VDD,所述第八PMOS管M21的栅极与所述第九PMOS管M23的栅极相连,所述第八PMOS管M21的漏极与所述第十NMOS管M22的漏极连接,所述第十NMOS管M22的栅极与所述第十三NMOS管M26的栅极相连,所述第十NMOS管M22的源极接地;所述第十三NMOS管M26的源极接地,所述第十三NMOS管M26的漏极与所述第十一NMOS管M24的源极和所述第十二NMOS管M25的源极连接,所述第十一NMOS管M24的栅极和漏极短接并一方面与所述第一偏置信号Vc2连接,另一方面与所述第九PMOS管M23的漏极连接,所述第九PMOS管M23的源极接所述电源VDD;
所述电源VDD还与所述第十二NMOS管M25的漏极连接,所述第十二NMOS管M25的栅极与所述第十PMOS管M27的栅极连接并与所述第二偏置信号Vc1连接;所述第十PMOS管M27的源极与第三电阻R2连接,所述第三电阻R2的另一端与所述电源VDD连接,所述第十PMOS管M27的漏极与所述第十四NMOS管M28的漏极连接,所述第十四NMOS管M28的源极接地,所述第十五NMOS管M20的栅极和漏极短接后与所述第十四NMOS管M28的栅极连接,且与所述第十一PMOS管M29的栅极和漏极连接并输出所述第一电压信号Vctrl;
所述第十五NMOS管M20的源极接地,所述第十一PMOS管M29的源极接所述电源VDD。
本发明上述实施例中,电荷共享效应会使电荷泵节点电压VC1产生跳变,影响时钟信号精度。对于电荷共享效应的抑制,于是在全差分电荷泵的基础上,在电荷泵两条对称支路之间加一个跟随器电路。跟随器电路由MOS管M21、M22、M23、M24、M25和M26组成,其中M25为VC1的输入管,M24以二极管连接形式对M25的漏极电位进行提升,由于M24与M25管子尺寸相同,故VC1=VC2,进而产生电压钳位作用,从而抑制了电荷共享效应。同理,在自偏置环路中通过抖动退化放大器负反馈作用使VC3=VC1。
为降低电荷泵输出电压的波动,电路设计中采用抖动退化放大器和低通滤波器以减少电荷输出电压纹波幅度。在电路设计中通过引入低通滤波器可以一定程度上消除高频杂散的影响,但是低通滤波电容的值不能很大,否则造成面积的损失。于是在VC1与Vctrl间设计使用带源级负反馈的共源级电路做抖动退化放大器,减小了输出控制电压的纹波大小,从而提高整体占空比调制电路特性降低时钟抖动。抖动退化放大器由R2、M27和M28组成,输入电压VC1通过抖动退化放大器的放大,输出为控制电压Vctrl,以驱动压控延迟线来产生不同的延迟时间。
本发明上述实施例中,如图5所示,所述压控延时电路5包括:反相器51、充放电电容C1和施密特触发器52;
所述施密特触发器52用于抑制所述反相器51翻转阈值处引入的噪声。
其中,所述反相器51包括:第十二PMOS管M31、第十六NMOS管M32和第十七NMOS管M33;其中,
所述第十二PMOS管M31的源极接高电平,所述第十二PMOS管M31的栅极与所述第十六NMOS管M32的栅极连接并接所述反向时钟信号Clkout—;所述第十二PMOS管M31的漏极与所述第十六NMOS管M32的漏极连接并与所述充放电电容C1的一端连接,所述充放电电容C1的另一端接地;所述第十六NMOS管M32的源极与所述第十七NMOS管M33的漏极连接,所述第十七NMOS管M33的源极接地,所述第十七NMOS管M33的栅极与所述第一电压信号Vctrl连接。
具体的,本发明实施例中,所述施密特触发器52包括:第十三PMOS管M34、第十四PMOS管M35、第十五PMOS管M36、第十八NMOS管M37、第十九NMOS管M38,第二十NMOS管M39、第十九反相器I19和第二十反相器I20;其中,
所述充放电电容C1的非接地端还与所述第十五PMOS管M36的栅极和所述第十八NMOS管M37的栅极连接,所述第十五PMOS管M36的漏极和所述第十八NMOS管M37的漏极连接后与所述第十九反相器I19的输入端连接;所述第十五PMOS管M36的源极与所述第十三PMOS管M34的漏极和所述第十四PMOS管M35的漏极连接,所述第十三PMOS管M34的源极和所述第十四PMOS管M35源极连接并连接高电平,所述第十三PMOS管M34的栅极接地;
所述第十八NMOS管M37的源极与所述第十九NMOS管M38的漏极和所述第二十NMOS管M39的漏极连接,所述第十九NMOS管M38的源极和所述第二十NMOS管M39的源极连接并接地,所述第十九NMOS管M38的栅极接高电平;所述第二十NMOS管M39的栅极、所述第十九反相器I19的输出端和所述第十四PMOS管M35的栅极连接后与所述第二十反相器I20的输入端连接,所述第二十反相器I20的输出端输出所述第二电压信号Vdelay。
本发明上述实施例中,压控延迟电路5通过调节电容C1的充放电时间来实现脉冲延时,当反向时钟输出信号为低电平时,VE(如图5所示)通过开关管M31充电到电源电压VDD;当反向输出时钟信号为高电平时,开关管M32导通,M33管对电容C1进行放电,而放电电流受M33管的漏电流控制,所以电路的延时由Vctrl控制。为降低时钟边沿抖动,使用M34、M35、M36、M37、M38和M39与两个反相器(I19、I20)组成施密特触发器对VE信号进行锁存调整,最终输出延迟信号Vdelay。施密特触发器主要有两个作用:第一,由于施密特触发器的翻转电平大于或小于反相器的阈值电压1/2VDD,所以触发器可以抑制反相器翻转阈值处引入的噪声;第二,施密特触发器具有正反馈环路,输出信号有更大的边沿增益,从而降低输出时钟抖动。
具体的,本发明涉及一种用于13位200MSPS流水线的A/D转换器的时钟占空比调制电路,其输入频率可调制,范围在20MHz到500MHz,输入时钟占空比可调制,范围在10%到90%。时钟占空比调制电路基于延迟锁相环原理,包含上升沿检测电路、下降沿检测电路、输出控制级、启动电路、带二阶滤波的结合式电荷泵以及压控延时线。其中上升沿检测电路与下降沿检测电路是通过一系列缓冲器、组合逻辑与反馈产生的,对经由后级电路不断的调制时钟输出信号始终进行边沿检测,输出短脉冲信号,之后,短脉冲信号通过一个由伪NMOS逻辑组成的输出控制级,产生时钟输出信号;结合式电荷泵将输出信号的占空比偏差信号转化为电流信号;低通滤波器将电荷泵输出的两路电流信号转化为两个相互跟随的电压信号,通过单级跨导放大器输出控制信号;最后输出控制信号经过压控延时线进而将信号调制到50%的占空比。
以上所述是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明所述原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。
Claims (9)
1.一种用于流水线型模数转换器的时钟占空比校准电路,其特征在于,包括:
上升沿检测电路,用于获取低电平窄脉冲信号;
下降沿检测电路,用于获取高电平窄脉冲信号;
输出控制电路,用于根据所述低电平窄脉冲信号和所述高电平窄脉冲信号输出时钟信号;
电荷泵环路,用于将所述输出时钟信号的占空比偏差信号转化为第一电压信号;
压控延时电路,用于将所述第一电压信号进行延时处理,得到第二电压信号,并输出给所述上升沿检测电路;
所述上升沿检测电路获取所述第二电压信号的低电平窄脉冲信号,通过所述输出控制电路输出预设占空比时钟信号;
其中,所述电荷泵环路包括:启动电路,电荷泵,二阶低通滤波器以及抖动退化放大器;其中,
所述启动电路用于对结合式电荷泵的初始状态进行设置;
所述电荷泵用于将所述输出控制电路输出的时钟信号的占空比偏差信号转化为两个电流信号;
所述二阶低通滤波器用于将所述电荷泵输出的两个电流信号转化为相互跟随的电压信号;
所述抖动退化放大器用于将所述相互跟随的电压信号转化为所述第一电压信号;
其中,所述二阶低通滤波器包括:第一电阻(R11)、第二电阻(R12)、第一电容(C2)、第二电容(C11)和第三电容(C12);其中,
所述第二电容(C11)、所述第一电阻(R11)、所述第一电容(C2)、所述第二电阻(R12)和所述第三电容(C12)依次串联,所述第二电容(C11)的另一端接地,所述第三电容(C12)的另一端接地;
所述第二电容(C11)和所述第一电阻(R11)的连接处一方面与与所述第一 电流信号(Ic2)连接,另一方面输出第一偏置信号(Vc2);所述第二电阻(R12)和所述第三电容(C12)的连接处一方面与所述第二电流信号(Ic1)连接,另一方面输出第二偏置信号(Vc1);
所述抖动退化放大器包括:第八PMOS管(M21)、第九PMOS管(M23)、第十PMOS管(M27)、第十一PMOS管(M29)、第十NMOS管(M22)、第十一NMOS管(M24)、第十二NMOS管(M25)、第十三NMOS管(M26)、第十四NMOS管(M28)、第十五NMOS管(M20)和第三电阻(R2);其中,
所述第八PMOS管(M21)的源极接一电源(VDD),所述第八PMOS管(M21)的栅极与所述第九PMOS管(M23)的栅极相连,所述第八PMOS管(M21)的漏极与所述第十NMOS管(M22)的漏极连接,所述第十NMOS管(M22)的栅极与所述第十三NMOS管(M26)的栅极相连,所述第十NMOS管(M22)的源极接地;所述第十三NMOS管(M26)的源极接地,所述第十三NMOS管(M26)的漏极与所述第十一NMOS管(M24)的源极和所述第十二NMOS管(M25)的源极连接,所述第十一NMOS管(M24)的栅极和漏极短接并一方面与所述第一偏置信号(Vc2)连接,另一方面与所述第九PMOS管(M23)的漏极连接,所述第九PMOS管(M23)的源极接所述电源(VDD);
所述电源(VDD)还与所述第十二NMOS管(M25)的漏极连接,所述第十二NMOS管(M25)的栅极与所述第十PMOS管(M27)的栅极连接并与所述第二偏置信号(Vc1)连接;所述第十PMOS管(M27)的源极与第三电阻(R2)连接,所述第三电阻(R2)的另一端与所述电源(VDD)连接,所述第十PMOS管(M27)的漏极与所述第十四NMOS管(M28)的漏极连接,所述第十四NMOS管(M28)的源极接地,所述第十五NMOS管(M20)的栅极和漏极短接后与所述第十四NMOS管(M28)的栅极连接,且与所述第十一PMOS管(M29)的栅极和漏极连接并输出所述第一电压信号(Vctrl);
所述第十五NMOS管(M20)的源极接地,所述第十一PMOS管(M29)的源极接所述电源(VDD)。
2.根据权利要求1所述的用于流水线型模数转换器的时钟占空比校准电路,其特征在于,所述输出控制电路包括:第一PMOS管(M1)和第一NMOS管(M2);其中,
所述第一PMOS管(M1)的源极接高电平,所述第一PMOS管(M1)的栅极接所述上升沿检测电路的输出端,所述第一PMOS管(M1)的漏极与所述第一NMOS管(M2)的漏极连接并输出所述时钟信号,所述第一NMOS管(M2)的源极接地,所述第一NMOS管(M2)的栅极接所述下降沿检测电路的输出端。
3.根据权利要求2所述的用于流水线型模数转换器的时钟占空比校准电路,其特征在于,所述下降沿检测电路包括:第二PMOS管(MP1)、第三PMOS管(MP2)、第二NMOS管(MN1)、第一反相器(I1)、第二反相器(I2)、第三反相器(I3)、第四反相器(I4)、第五反相器(I5)、第六反相器(I6)、第七反相器(I7)以及第一或非门(NOR);其中,
反向输入时钟信号(Clkin-)一方面与所述第三反相器(I3)连接,另一方面串联所述第一反相器(I1)、第二反相器(I2),所述第二反相器(I2)的输出端与所述第三PMOS管(MP2)的栅极连接,所述第三PMOS管(MP2)的源极接高电平,所述第三PMOS管(MP2)的漏极与所述第二PMOS管(MP1)的源极连接,所述第二PMOS管(MP1)的漏极和所述第二NMOS管(MN1)的漏极连接并与所述第七反相器(I7)的输入端连接,所述第二NMOS管(MN1)的源极接地;所述第七反相器(I7)的输出端与所述第一或非门(NOR)的输入端连接,所述第一或非门(NOR)的另一输入端与所述第三反相器(I3)的输出端连接;所述第一或非门(NOR)的输出端与所述第一NMOS管(M2)的栅极连接;
所述输出控制电路输出的时钟信号(Clkout+)串联所述第四反相器(I4)、第五反相器(I5)和第六反相器(I6)后与所述第二PMOS管(MP1)的栅极和所述第二NMOS管(MN1)的栅极连接,所述第二PMOS管(MP1)的栅极和所述第二NMOS管(MN1)的栅极相连。
4.根据权利要求2所述的用于流水线型模数转换器的时钟占空比校准电路,其特征在于,所述上升沿检测电路包括:第四PMOS管(Mp3)、第三NMOS管(Mn2)、第四NMOS管(Mn3)、第五NMOS管(Mn4)、第八反相器(I8)、第九反相器(I9)、第十反相器(I10)、第十一反相器(I11)、第十二反相器(I12)和第一与非门(NAND);其中,
所述输出控制电路输出的时钟信号(Clkout+)串联所述第十反相器(I10)、第十一反相器(I11)和第十二反相器(I12)后连接所述第四PMOS管(Mp3)的 栅极和所述第三NMOS管(Mn2)栅极,所述第四PMOS管(Mp3)的栅极和所述第三NMOS管(Mn2)栅极相连;所述第四PMOS管(Mp3)的源极接高电平,所述第四PMOS管(Mp3)的漏极与所述第三NMOS管(Mn2)的漏极连接并与所述第九反相器(I9)的输入端连接;所述第九反相器(I9)的输出端与所述第一与非门(NAND)的输入端连接;所述第一与非门(NAND)的另一输入端与正向输入时钟信号(Clkin+)及所述第二电压信号(Vdelay)连接,所述第一与非门(NAND)的输出端与所述第一PMOS管(M1)的栅极连接;
所述第三NMOS管(Mn2)的源极与所述第四NMOS管(Mn3)的漏极连接,所述第四NMOS管(Mn3)的源极与所述第五NMOS管(Mn4)的漏极连接,所述第五NMOS管(Mn4)的源极接地;所述第五NMOS管(Mn4)的栅极接第一使能控制信号(Enable1),所述正向输入时钟信号(Clkin+)及所述第二电压信号(Vdelay)连接所述第八反相器(I8)后与所述第四NMOS管(Mn3)的栅极连接。
5.根据权利要求1所述的用于流水线型模数转换器的时钟占空比校准电路,其特征在于,所述启动电路包括:第二或非门(NOR1)、第二与非门(NAND1)、第三与非门(NAND2)、第十三反相器(I13)、第十四反相器(I14)、第十五反相器(I15)、第一传输门(T1)、第二传输门(T2)、第三传输门(T3)和第四传输门(T4);其中,
所述输出控制电路输出的时钟信号(Clkout+)和第二使能控制信号(Enable2)作为第二或非门(NOR1)的输入,所述第二或非门(NOR1)的输出一方面作为第二与非门(NAND1)的一个输入,另一方面也作为所述第三与非门(NAND2)的一个输入;
一电源(VDD)接所述第一传输门(T1)的输入端,所述第一传输门(T1)的控制信号反相端口接正向输入时钟信号(Clkin+),所述第一传输门(T1)的控制信号正相端口接反向输入时钟信号(Clkin-),所述第一传输门(T1)的输出端与所述第二传输门(T2)的输入端连接并与所述第二与非门(NAND1)的另一个输入端连接,所述第二传输门(T2)的控制信号反相端口接反向输入时钟信号(Clkin-),所述第二传输门(T2)的控制信号正相端口接正向输入时钟信号(Clkin+);所述第二传输门(T2)的输出端和所述第二与非门(NAND1) 的输出端连接并串联所述第十三反相器(I13)后作为所述第三传输门(T3)的输入,所述第三传输门(T3)的控制信号反相端口接正向输入时钟信号(Clkin+),所述第三传输门(T3)的控制信号正相端口接反向输入时钟信号(Clkin-);
所述第三传输门(T3)的输出端一方面作为所述第三与非门(NAND2)的另一个输入,另一方面于所述第四传输门(T4)的输入端连接;所述第三与非门(NAND2)的输出端一方面串联所述第十四反相器(I14)后与所述第四传输门(T4)的输出端连接,另一方面串联所述第十五反相器(I15)后输出第一启动信号(startup);所述第四传输门(T4)的控制信号反相端口接反向输入时钟信号(Clkin-),所述第四传输门(T4)的控制信号正相端口接正向输入时钟信号(Clkin+)。
6.根据权利要求5所述的用于流水线型模数转换器的时钟占空比校准电路,其特征在于,所述电荷泵包括:第六PMOS管(M7)、第七PMOS管(M9)、第七NMOS管(M8)、第八NMOS管(M10)、第九NMOS管(M11)、一电流源(IP)和一电流沉(IN);其中,
所述输出控制电路输出的时钟信号(Clkout+)依次串联第十六反相器(I16)、第十七反相器(I17)和第十八反相器(I18)后输出反向时钟信号(Clkout—);
一电源(VDD)接所述电流源(IP)的输入端,所述电流源(IP)的输出端接分别接所述第六PMOS管(M7)的源极和所述第七PMOS管(M9)的源极,所述第六PMOS管(M7)的栅极与所述第七NMOS管(M8)的栅极连接并与所述时钟信号(Clkout+)连接,所述第六PMOS管(M7)的漏极与所述第七NMOS管(M8)的漏极连接并输出第一电流信号(Ic2);所述第七NMOS管(M8)的源极与所述第八NMOS管(M10)的源极连接并与所述电流沉(IN)的输入端连接,所述电流沉(IN)的输出端接地;所述第八NMOS管(M10)的栅极与所述第七PMOS管(M9)的栅极连接并与所述反向时钟信号(Clkout—)连接,所述第七PMOS管(M9)的漏极和所述第八NMOS管(M10)的漏极连接一方面输出第二电流信号(Ic1),另一方面与所述第九NMOS管(M11)的漏极连接,所述第九NMOS管(M11)的源极接地,所述第九NMOS管(M11)的栅极接所述第一启动信号(startup)。
7.根据权利要求6所述的用于流水线型模数转换器的时钟占空比校准电路, 其特征在于,所述压控延时电路包括:反相器、充放电电容(C1)和施密特触发器;
所述施密特触发器用于抑制所述反相器翻转阈值处引入的噪声。
8.根据权利要求7所述的用于流水线型模数转换器的时钟占空比校准电路,其特征在于,所述反相器包括:第十二PMOS管(M31)、第十六NMOS管(M32)和第十七NMOS管(M33);其中,
所述第十二PMOS管(M31)的源极接高电平,所述第十二PMOS管(M31)的栅极与所述第十六NMOS管(M32)的栅极连接并接所述反向时钟信号(Clkout —);所述第十二PMOS管(M31)的漏极与所述第十六NMOS管(M32)的漏极连接并与所述充放电电容(C1)的一端连接,所述充放电电容(C1)的另一端接地;所述第十六NMOS管(M32)的源极与所述第十七NMOS管(M33)的漏极连接,所述第十七NMOS管(M33)的源极接地,所述第十七NMOS管(M33)的栅极与所述第一电压信号(Vctrl)连接。
9.根据权利要求8所述的用于流水线型模数转换器的时钟占空比校准电路,其特征在于,所述施密特触发器包括:第十三PMOS管(M34)、第十四PMOS管(M35)、第十五PMOS管(M36)、第十八NMOS管(M37)、第十九NMOS管(M38),第二十NMOS管(M39)、第十九反相器(I19)和第二十反相器(I20);其中,
所述充放电电容(C1)的非接地端还与所述第十五PMOS管(M36)的栅极和所述第十八NMOS管(M37)的栅极连接,所述第十五PMOS管(M36)的漏极和所述第十八NMOS管(M37)的漏极连接后与所述第十九反相器(I19)的输入端连接;所述第十五PMOS管(M36)的源极与所述第十三PMOS管(M34)的漏极和所述第十四PMOS管(M35)的漏极连接,所述第十三PMOS管(M34)的源极和所述第十四PMOS管(M35)源极连接并连接高电平,所述第十三PMOS管(M34)的栅极接地;
所述第十八NMOS管(M37)的源极与所述第十九NMOS管(M38)的漏极和所述第二十NMOS管(M39)的漏极连接,所述第十九NMOS管(M38)的源极和所述第二十NMOS管(M39)的源极连接并接地,所述第十九NMOS管(M38)的栅极接高电平;所述第二十NMOS管(M39)的栅极、所述第十九反相器(I19) 的输出端和所述第十四PMOS管(M35)的栅极连接后与所述第二十反相器(I20)的输入端连接,所述第二十反相器(I20)的输出端输出所述第二电压信号(Vdelay)。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410384397.9A CN104124968B (zh) | 2014-08-06 | 2014-08-06 | 一种用于流水线型模数转换器的时钟占空比校准电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410384397.9A CN104124968B (zh) | 2014-08-06 | 2014-08-06 | 一种用于流水线型模数转换器的时钟占空比校准电路 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104124968A CN104124968A (zh) | 2014-10-29 |
CN104124968B true CN104124968B (zh) | 2017-12-29 |
Family
ID=51770249
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410384397.9A Active CN104124968B (zh) | 2014-08-06 | 2014-08-06 | 一种用于流水线型模数转换器的时钟占空比校准电路 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN104124968B (zh) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9780768B2 (en) * | 2015-10-30 | 2017-10-03 | Texas Instruments Incorporated | Digital clock-duty-cycle correction |
KR102468261B1 (ko) * | 2016-02-05 | 2022-11-21 | 에스케이하이닉스 주식회사 | 듀티 보정 회로 |
CN105763193B (zh) * | 2016-02-14 | 2018-12-25 | 中国电子科技集团公司第二十四研究所 | 高速高精度无采保流水线型模数转换器用时钟电路 |
CN106911330B (zh) * | 2017-03-03 | 2020-12-15 | 重庆湃芯创智微电子有限公司 | 一种占空比稳定电路 |
CN107317580B (zh) * | 2017-07-03 | 2020-09-15 | 中国科学院上海高等研究院 | 一种高稳定性振荡器电路及其实现方法 |
CN107395166B (zh) * | 2017-07-18 | 2020-06-23 | 中国电子科技集团公司第二十四研究所 | 基于延迟锁相的时钟占空比稳定电路 |
CN107707117B (zh) * | 2017-11-20 | 2023-11-14 | 广东工业大学 | 一种电荷泵时序控制电路及电荷泵电路 |
CN108055020A (zh) * | 2017-12-15 | 2018-05-18 | 天津津航计算技术研究所 | 一种低抖动、快速锁定的cmos时钟占空比调整电路 |
WO2021097799A1 (zh) * | 2019-11-22 | 2021-05-27 | 深圳市汇顶科技股份有限公司 | 占空比校准电路 |
CN110830030B (zh) * | 2019-12-04 | 2024-08-16 | 南京德睿智芯电子科技有限公司 | 一种时钟交点位置检测和调节电路 |
CN113904676B (zh) * | 2021-10-12 | 2024-06-18 | 上海安路信息科技股份有限公司 | 输入缓冲电路 |
CN114157275B (zh) * | 2021-10-29 | 2023-10-03 | 北京时代民芯科技有限公司 | 宽范围低抖动高精度时钟信号占比稳定器电路及调节方法 |
CN114793108B (zh) * | 2021-12-27 | 2024-06-04 | 珠海市杰理科技股份有限公司 | 占空比校正电路及方法、晶振电路、电子设备 |
CN114172494B (zh) * | 2022-02-11 | 2022-05-17 | 山东兆通微电子有限公司 | 一种时钟信号延时电路 |
CN115580138B (zh) * | 2022-10-17 | 2024-02-23 | 上海川土微电子有限公司 | 一种高对称性总线传输架构 |
CN116106779B (zh) * | 2023-04-10 | 2023-06-20 | 盈力半导体(上海)有限公司 | 一种使能信号处理电路、降压式变换电路及芯片 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5668551A (en) * | 1995-01-18 | 1997-09-16 | Analog Devices, Inc. | Power-up calibration of charge redistribution analog-to-digital converter |
CN102571091A (zh) * | 2012-01-18 | 2012-07-11 | 成都启臣微电子有限公司 | 一种模数转换器及电子设备 |
CN102739209A (zh) * | 2012-07-09 | 2012-10-17 | 成都启臣微电子有限公司 | 时钟脉冲宽度调制电路和时钟脉冲宽度调制方法 |
-
2014
- 2014-08-06 CN CN201410384397.9A patent/CN104124968B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5668551A (en) * | 1995-01-18 | 1997-09-16 | Analog Devices, Inc. | Power-up calibration of charge redistribution analog-to-digital converter |
CN102571091A (zh) * | 2012-01-18 | 2012-07-11 | 成都启臣微电子有限公司 | 一种模数转换器及电子设备 |
CN102739209A (zh) * | 2012-07-09 | 2012-10-17 | 成都启臣微电子有限公司 | 时钟脉冲宽度调制电路和时钟脉冲宽度调制方法 |
Non-Patent Citations (1)
Title |
---|
"用于高速流水线ADC的快速锁定低抖动时钟占空比电路";王静宇;《中国优秀硕士学位论文全文数据库 信息科技辑》;20140515;第2.33节,第3.1节至第3.5节,图3.1-3.16 * |
Also Published As
Publication number | Publication date |
---|---|
CN104124968A (zh) | 2014-10-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104124968B (zh) | 一种用于流水线型模数转换器的时钟占空比校准电路 | |
JP6133523B1 (ja) | 高速シリアライザ/デシリアライザのために正確なクロック位相信号を生成するための回路 | |
US7432752B1 (en) | Duty cycle stabilizer | |
US8513997B2 (en) | RF duty cycle correction circuit | |
Cheng et al. | Design and analysis of an ultrahigh-speed glitch-free fully differential charge pump with minimum output current variation and accurate matching | |
CN108199699B (zh) | 一种占空比稳定和低抖动时钟电路 | |
US8085067B1 (en) | Differential-to-single ended signal converter circuit and method | |
CN104113303A (zh) | 50%占空比时钟产生电路 | |
US10998896B2 (en) | Clock doublers with duty cycle correction | |
JP2006345405A (ja) | デューティ比可変回路およびこれを用いたad変換回路 | |
CN202103633U (zh) | 数模混合模式时钟占空比校准电路 | |
WO2017219700A1 (zh) | 电平转换电路及电子设备 | |
CN102347767A (zh) | 数模混合模式时钟占空比校准电路 | |
TWI650942B (zh) | 一種電平移位器 | |
CN102025265A (zh) | 一种频率抖动电路 | |
US20100117712A1 (en) | Mixer with shorting switch | |
US20230238966A1 (en) | Duty-cycle corrector circuit | |
US20050140410A1 (en) | Circuit for modifying a clock signal to achieve a predetermined duty cycle | |
CN112383304A (zh) | 一种基于单极型薄膜晶体管的电荷泵锁相环、芯片及方法 | |
WO2022135086A1 (zh) | 接收机电路以及接收机电路控制方法 | |
CN114826273A (zh) | 一种基于双比较器控制的电流频率转换电路和方法 | |
CN114650058A (zh) | 基于bbpd模块实现自校准的时间交织flash adc电路 | |
CN202617095U (zh) | 一种低电流失配的锁相环电荷泵电路 | |
CN107395166B (zh) | 基于延迟锁相的时钟占空比稳定电路 | |
US7772897B2 (en) | Switched-capacitor charge pump device for generation of output direct-current voltage with wide amplitude range |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |