CN107707117B - 一种电荷泵时序控制电路及电荷泵电路 - Google Patents

一种电荷泵时序控制电路及电荷泵电路 Download PDF

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Abstract

本发明公开了一种电荷泵时序控制电路，包括：时钟驱动信号输出装置、延时第一预设时间的第一延时装置和第二延时装置、延时第二预设时间的第三延时装置和第四延时装置、第一电容、第二电容、第三电容、第四电容、第一PMOS管、第二PMOS管、第三PMOS管及第四PMOS管；本发明通过利用电荷泵时序控制电路输出的栅控信号控制电荷泵电路，基于先断后合技术减少甚至消除电荷泵电路中的回流损耗，实现电流驱动能力、输出电压精度、纹波、启动时间、切换时间等性能的改善和优化。此外，本发明还公开了一种电荷泵电路，同样具有上述有益效果。

Description

一种电荷泵时序控制电路及电荷泵电路
技术领域
本发明涉及电子器件领域，特别涉及一种电荷泵时序控制电路及电荷泵电路。
背景技术
电荷泵属于一种开关电容电路，能实现输入直流电压到输出直流电压的转换，使输入电压升高或者降低，同时使输出产生正电压或者负电压，广泛的应用于存储器、背光驱动、射频开关等芯片中。
现有技术中，交叉耦合电荷泵是使用最为广泛的一类电荷泵，如图1所示。该结构中由交叉耦合PMOS管(MP1和MP2)和两个泵电容(C1和C2)构成预充电电路，两个串联的NMOS管(MN1和MN2)作为电荷传输器件产生负电压输出VOUT。充电/放电节点(N1和N2)的寄生电容为CP1和CP2，主要源于晶体管和泵电容的寄生电容。交叉耦合电荷泵的时序控制信号如图2所示，包括时钟驱动信号(CK1、CK2、CK3、CK4)和节点电压信号(VN1和VN2)。延迟时间(TD)是用来防止时钟驱动的短路损耗。VN1和VN2由时钟驱动信号产生，图中为理想的非交叠信号。
然而，该结构在N1和N2节点处存在很大的寄生电容，会显著降低电流驱动能力和输出电压精度。同时，由于芯片制程所带来的偏差，使现有的控制时序难以避免产生回流损耗，进一步恶化输出电压精度，增加纹波。因此，如何减小甚至消除电荷泵电路中的回流损耗，实现电流驱动能力、输出电压精度、纹波、启动时间、切换时间等性能的改善和优化，是现今急需解决的问题。
发明内容
本发明的目的是提供一种电荷泵时序控制电路及电荷泵电路，以利用先断后合技术减小甚至消除电荷泵电路中的回流损耗，实现电流驱动能力、输出电压精度、纹波、启动时间、切换时间等性能的改善和优化。
为解决上述技术问题，本发明提供一种电荷泵时序控制电路，包括：通过第一输出端、第二输出端、第三输出端和第四输出端分别向电荷泵电路的第一时钟驱动电路的PMOS管、第二时钟驱动电路的PMOS管、所述第一时钟驱动电路的NMOS管和所述第二时钟驱动电路的NMOS管的栅极输出对应的时钟驱动信号的时钟驱动信号输出装置、延时第一预设时间的第一延时装置和第二延时装置、延时第二预设时间的第三延时装置和第四延时装置、第一电容、第二电容、第三电容、第四电容、第一PMOS管、第二PMOS管、第三PMOS管及第四PMOS管；
所述第一输出端通过所述第一延时装置与所述第一电容的第一端相连，所述第二输出端通过所述第二延时装置与所述第二电容的第一端相连，所述第三输出端通过所述第三延时装置与所述第三电容的第一端相连，所述第四输出端通过所述第四延时装置与所述第四电容的第一端相连，所述第一电容的第二端分别与所述第一PMOS管的漏极和所述第二PMOS管的栅极相连，所述第二电容的第二端分别与所述第三PMOS管的漏极和所述第四PMOS管的栅极相连，所述第三电容的第二端分别与所述第二PMOS管的漏极和所述第一PMOS管的栅极相连，所述第四电容的第二端分别与所述第四PMOS管的漏极和所述第三PMOS管的栅极相连，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管和所述第四PMOS管的源极均接地；
其中，所述第一电容、所述第二电容、所述第三电容和所述第四电容的第二端分别作为向所述电荷泵电路的功率级电路中第一时钟驱动电路侧的PMOS管、第二时钟驱动电路侧的PMOS管、所述第一时钟驱动电路侧的NMOS管和第二时钟驱动电路侧的NMOS管的栅极输出对应的栅控信号的输出端。
可选的，所述时钟驱动信号输出装置，包括：第一倒相放大器、第二倒相放大器、第三倒相放大器、第四倒相放大器、第五倒相放大器、第六倒相放大器、第一或非门装置、第二或非门装置、延时第三预设时间的第五延时装置和第六延时装置；
其中，所述第一倒相放大器的输入端用于与时钟信号的输出装置相连，所述第一倒相放大器的输出端分别与所述第二倒相放大器的输入端和所述第一或非门装置的第一输入端相连，所述第二倒相放大器的输出端与所述第二或非门装置的第一输入端相连，所述第二或非门装置的输出端与所述第三倒相放大器的输入端相连，所述第三倒相放大器的输出端与所述第四倒相放大器的输入端相连其公共端作为所述第一输出端，所述第四倒相放大器的输出端与所述第五延时装置的输入端相连其公共端作为所述第四输出端，所述第五延时装置的输出端与所述第一或非门装置的第二输入端相连，所述第一或非门装置的输出端与所述第五倒相放大器的输入端相连其公共端作为所述第二输出端，所述第五倒相放大器的输出端与所述第六倒相放大器的输入端相连，所述第六倒相放大器的输出端与所述第六延时装置的输入端相连其公共端作为所述第三输出端，所述第六延时装置的输出端与所述第二或非门装置的第二输入端相连。
此外，本发明还提供了一种电荷泵电路，包括上述任一项所述的电荷泵时序控制电路、第一时钟驱动电路、第二时钟驱动电路和功率级电路。
可选的，所述功率级电路，包括：第一NMOS管、第二NMOS管、第五PMOS管、第六PMOS管和第五电容；
其中，所述第五PMOS管的栅极与所述电荷泵时序控制电路的第一电容的第二端相连，所述第六PMOS管的栅极与所述电荷泵时序控制电路的第二电容的第二端相连，所述第一NMOS管的栅极与所述电荷泵时序控制电路的第三电容的第二端相连，所述第二NMOS管的栅极与所述电荷泵时序控制电路的第四电容的第二端相连，所述第五PMOS管的源极与所述第六PMOS管的源极均接地，所述第五PMOS管的漏极与所述第一NMOS管的漏极相连，所述第六PMOS管的漏极与所述第二NMOS管的漏极相连，所述第一NMOS管源极与所述第二NMOS管的源极相连其公共端与所述第五电容的第一端相连，所述第五电容的第二端接地。
可选的，所述第一时钟驱动电路，包括：第三NMOS管和第七PMOS管；
所述第七PMOS管的源极与预设电压相连，所述第七PMOS管的栅极与所述电荷泵时序控制电路的时钟驱动信号输出装置的第一输出端相连，所述第七PMOS管的漏极与所述第三NMOS管的漏极相连，所述第三NMOS管的栅极与所述时钟驱动信号输出装置的第三输出端相连，所述第三NMOS管的源极接地；
其中，所述第七PMOS管的漏极与所述第三NMOS管的漏极相连的公共端用于通过第一泵电容与所述功率级电路的所述第五PMOS管的漏极与所述第一NMOS管的漏极相连的公共端相连。
可选的，所述第二时钟驱动电路，包括：第四NMOS管和第八PMOS管；
所述第八PMOS管的源极与所述预设电压相连，所述第八PMOS管的栅极与所述时钟驱动信号输出装置的第二输出端相连，所述第八PMOS管的漏极与所述第四NMOS管的漏极相连，所述第四NMOS管的栅极与所述时钟驱动信号输出装置的第四输出端相连，所述第四NMOS管的源极接地；
其中，所述第八PMOS管的漏极与所述第四NMOS管的漏极相连的公共端用于通过第二泵电容与所述功率级电路的所述第六PMOS管的漏极与所述第二NMOS管的漏极相连的公共端相连。
本发明所提供的一种电荷泵时序控制电路，包括：通过第一输出端、第二输出端、第三输出端和第四输出端分别向电荷泵电路的第一时钟驱动电路的PMOS管、第二时钟驱动电路的PMOS管、所述第一时钟驱动电路的NMOS管和所述第二时钟驱动电路的NMOS管的栅极输出对应的时钟驱动信号的时钟驱动信号输出装置、延时第一预设时间的第一延时装置和第二延时装置、延时第二预设时间的第三延时装置和第四延时装置、第一电容、第二电容、第三电容、第四电容、第一PMOS管、第二PMOS管、第三PMOS管及第四PMOS管；所述第一输出端通过所述第一延时装置与所述第一电容的第一端相连，所述第二输出端通过所述第二延时装置与所述第二电容的第一端相连，所述第三输出端通过所述第三延时装置与所述第三电容的第一端相连，所述第四输出端通过所述第四延时装置与所述第四电容的第一端相连，所述第一电容的第二端分别与所述第一PMOS管的漏极和所述第二PMOS管的栅极相连，所述第二电容的第二端分别与所述第三PMOS管的漏极和所述第四PMOS管的栅极相连，所述第三电容的第二端分别与所述第二PMOS管的漏极和所述第一PMOS管的栅极相连，所述第四电容的第二端分别与所述第四PMOS管的漏极和所述第三PMOS管的栅极相连，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管和所述第四PMOS管的源极均接地；其中，所述第一电容、所述第二电容、所述第三电容和所述第四电容的第二端分别作为向所述电荷泵电路的功率级电路中第一时钟驱动电路侧的PMOS管、第二时钟驱动电路侧的PMOS管、所述第一时钟驱动电路侧的NMOS管和第二时钟驱动电路侧的NMOS管的栅极输出对应的栅控信号的输出端；
可见，本发明通过利用电荷泵时序控制电路输出的栅控信号控制电荷泵电路，基于先断后合技术减少甚至消除电荷泵电路中的回流损耗，实现电流驱动能力、输出电压精度、纹波、启动时间、切换时间等性能的改善和优化。此外，本发明还提供了一种电荷泵电路，同样具有上述有益效果。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中的交叉耦合电荷泵电路的示意图；
图2为现有技术中的交叉耦合电荷泵电路的控制时序示意图；
图3为本发明实施例所提供的一种电荷泵时序控制电路的结构图；
图4为本发明实施例所提供的一种电荷泵电路的结构图；
图5为本发明实施例所提供的一种电荷泵电路的控制时序示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参考图3，图3为本发明实施例所提供的一种电荷泵时序控制电路的结构图。该电路可以包括：通过第一输出端、第二输出端、第三输出端和第四输出端分别向电荷泵电路的第一时钟驱动电路的PMOS管、第二时钟驱动电路的PMOS管、第一时钟驱动电路的NMOS管和第二时钟驱动电路的NMOS管的栅极输出对应的时钟驱动信号的时钟驱动信号输出装置100、延时第一预设时间(延时A)的第一延时装置Y1和第二延时装置Y2、延时第二预设时间(延时B)的第三延时装置Y3和第四延时装置Y4、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3及第四PMOS管MP4；
时钟驱动信号输出装置100的第一输出端通过第一延时装置Y1与第一电容C1的第一端相连，时钟驱动信号输出装置100的第二输出端通过第二延时装置Y2与第二电容C2的第一端相连，时钟驱动信号输出装置100的第三输出端通过第三延时装置Y3与第三电容C3的第一端相连，时钟驱动信号输出装置100的第四输出端通过第四延时装置Y4与第四电容MP4的第一端相连，第一电容C1的第二端分别与第一PMOS管MP1的漏极和第二PMOS管MP2的栅极相连，第二电容C2的第二端分别与第三PMOS管MP3的漏极和第四PMOS管MP4的栅极相连，第三电容C3的第二端分别与第二PMOS管MP2的漏极和第一PMOS管MP1的栅极相连，第四电容C4的第二端分别与第四PMOS管MP4的漏极和第三PMOS管MP3的栅极相连，第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4的源极均接地；
其中，第一电容C1、第二电容C2、第三电容C3和第四电容C4的第二端分别作为向电荷泵电路的功率级电路中第一时钟驱动电路侧的PMOS管、第二时钟驱动电路侧的PMOS管、第一时钟驱动电路侧的NMOS管和第二时钟驱动电路侧的NMOS管的栅极输出对应的栅控信号的输出端。
具体的，电荷泵电路的功率级电路中第一时钟驱动电路侧的PMOS管、第二时钟驱动电路侧的PMOS管、第一时钟驱动电路侧的NMOS管和第二时钟驱动电路侧的NMOS管，可以如图4所示，电荷泵电路的功率级电路中第一时钟驱动电路侧的PMOS管和第一时钟驱动电路侧的NMOS管分别为与第一时钟驱动电路对应的MP5和MN1，第二时钟驱动电路侧的PMOS管和第二时钟驱动电路侧的NMOS管分别为与第二时钟驱动电路对应的MP6和MN2。
可以理解的是，本实施例的目的是利用基于先断后合的电荷泵时序控制电路，通过第一电容C1、第二电容C2、第三电容C3和第四电容C4的第二端分别向图4中的电荷泵电路的功率级电路中第一时钟驱动电路侧的PMOS管(MP5)、第二时钟驱动电路侧的PMOS管(MP6)、第一时钟驱动电路侧的NMOS管(MN1)和第二时钟驱动电路侧的NMOS管(MN2)的栅极输出的对应的栅控信号(G1、G2、G3和G4)。
具体的，如图4所示，先断后合的基本原理可以为栅控信号G1需要先关断MP5器件，等时钟信号CK1和CK3使N1节点的电平变低后，栅控信号G3再合上MN1器件；同理，栅控信号G3需要先关断MN1器件，等时钟信号CK1和CK3使得N1节点的电平变高后，栅控信号G1再合上MP5器件；因此可以有效防止电荷从输出到输入回流，如点虚线所示。进一步，栅控信号G1需要先断开MP5器件，然后栅控信号G2再合上MP6器件；或者，栅控信号G2需要先断开MP6器件，然后栅控信号G1再合上MP5器件；栅控信号G3和G4与NMOS器件(MN1、MN2)的控制关系同理可得；因此，可以有效防止电荷在泵电容(C6和C7)之间回流，如虚线所示。
需要说明的是，本实施例所提供的基于先断后合的电荷泵时序控制电路对电荷泵电路的控制时序示意图可以如图5所示，相较于图2所示的电荷泵电路的栅控信号G1、G2、G3和G4由充电/放电节点电压VN1和VN2提供，电荷泵电路的栅控信号G1、G2、G3和G4由本实施例所提供的电荷泵时序控制电路，极大的减小了充电/放电节点的寄生电容。
具体的，本实施例所提供的电荷泵时序控制电路只要可以输出如图5所示的控制时序，对于电路中的器件的具体选择，可以由设计人员根据实用场景和用户需求自行设置，如第一延时装置Y1和第二延时装置Y2延时的第一预设时间，及第三延时装置Y3和第四延时装置Y4延时的第二预设时间的设置。本实施例对此不做任何限制。
可以理解的是，本实施例所提供的电荷泵时序控制电路中的时钟驱动信号输出装置100的具体结构，可以由设计人员自行设置，如可以图3所示，包括：第一倒相放大器X1、第二倒相放大器X2、第三倒相放大器X3、第四倒相放大器X4、第五倒相放大器X5、第六倒相放大器X6、第一或非门装置U1、第二或非门装置U2、延时第三预设时间的第五延时装置Y5和第六延时装置Y6；
其中，第一倒相放大器X1的输入端用于与时钟信号(CK)的输出装置相连，第一倒相放大器X1的输出端分别与第二倒相放大器X2的输入端和第一或非门装置U1的第一输入端相连，第二倒相放大器X2的输出端与第二或非门装置U2的第一输入端相连，第二或非门装置U2的输出端与第三倒相放大器X3的输入端相连，第三倒相放大器X3的输出端与第四倒相放大器X4的输入端相连其公共端作为第一输出端，第四倒相放大器X4的输出端与第五延时装置Y5的输入端相连其公共端作为第四输出端，第五延时装置Y5的输出端与第一或非门装置U1的第二输入端相连，第一或非门装置U1的输出端与第五倒相放大器X5的输入端相连其公共端作为第二输出端，第五倒相放大器X5的输出端与第六倒相放大器X6的输入端相连，第六倒相放大器X6的输出端与第六延时装置Y6的输入端相连其公共端作为第三输出端，第六延时装置Y6的输出端与第二或非门装置U2的第二输入端相连。
具体的，对于本实施例所提供的电荷泵时序控制电路中的时钟驱动信号输出装置100的具体结构，只要可以将输出的时钟驱动信号(CK1、CK2、CK3和CK4)输出到电荷泵时序控制电路对应的延时装置，对于时钟驱动信号输出装置100的具体结构，可以使用上述结构，也可以使用与现有技术相似的结构，本实施例不做任何限制。
本实施例中，本发明实施例通过利用电荷泵时序控制电路输出的栅控信号控制电荷泵电路，基于先断后合技术减少甚至消除电荷泵电路中的回流损耗，实现电流驱动能力、输出电压精度、纹波、启动时间、切换时间等性能的改善和优化。
请参考图4，图4为本发明实施例所提供的一种电荷泵电路的结构图。该电路可以包括：上一实施例所述的电荷泵时序控制电路、第一时钟驱动电路200、第二时钟驱动电路300和功率级电路400。
可以理解的是，只要可以保证功率级电路400中的第一时钟驱动电路侧的PMOS管、第二时钟驱动电路侧的PMOS管、第一时钟驱动电路侧的NMOS管和第二时钟驱动电路侧的NMOS管的栅极分别接收到电荷泵时序控制电路输出的栅控信号G1、G2、G3和G4，对于本实施例所提供的电荷泵电路的功率级电路400的具体结构的设置，本实施例不做任何限制。
具体的，功率级电路400，可以如图4所示，包括：第一NMOS管MN1、第二NMOS管MN2、第五PMOS管MP5、第六PMOS管MP6和第五电容C5；
其中，第五PMOS管MP5的栅极与电荷泵时序控制电路的第一电容(C1)的第二端相连，第六PMOS管MP6的栅极与电荷泵时序控制电路的第二电容(C2)的第二端相连，第一NMOS管MN1的栅极与电荷泵时序控制电路的第三电容(C3)的第二端相连，第二NMOS管MN2的栅极与电荷泵时序控制电路的第四电容(C4)的第二端相连，第五PMOS管MP5的源极与第六PMOS管MP6的源极均接地，第五PMOS管MP5的漏极与第一NMOS管的漏极相连，第六PMOS管的漏极与第二NMOS管MN1的漏极相连，第一NMOS管MN1源极与第二NMOS管MN2的源极相连其公共端与第五电容C5的第一端相连，第五电容C5的第二端接地。
对应的，第一时钟驱动电路200的具体结构也可以如图4所示，包括：第三NMOS管MN3和第七PMOS管MP7；
第七PMOS管MP7的源极与预设电压VDD相连，第七PMOS管MP7的栅极与电荷泵时序控制电路的时钟驱动信号输出装置(100)的第一输出端相连，第七PMOS管MP7的漏极与第三NMOS管MN3的漏极相连，第三NMOS管MP7的栅极与时钟驱动信号输出装置(100)的第三输出端相连，第三NMOS管MP7的源极接地；
其中，第七PMOS管MP7的漏极与第三NMOS管MN3的漏极相连的公共端用于通过第一泵电容C6与功率级电路的第五PMOS管(MP5)的漏极与第一NMOS管(MN1)的漏极相连的公共端相连。
对应的，第二时钟驱动电路300的具体结构也可以如图4所示，包括：第四NMOS管MN4和第八PMOS管MP8；
第八PMOS管MP8的源极与预设电压VDD相连，第八PMOS管MP8的栅极与时钟驱动信号输出装置(100)的第二输出端相连，第八PMOS管MP8的漏极与第四NMOS管MN的漏极相连，第四NMOS管MN的栅极与时钟驱动信号输出装置100的第四输出端相连，第四NMOS管MN的源极接地；
其中，第八PMOS管MP8的漏极与第四NMOS管MN的漏极相连的公共端用于通过第二泵电容C7与功率级电路的第六PMOS管(MP6)的漏极与第二NMOS管(MN2)的漏极相连的公共端相连。
需要说明的是，图4提供的电荷泵电路可以为在图1所提供的经典交叉耦合电荷泵电路的基础上，利用先断后合技术，提供的基于先断后合的准交叉耦合电荷泵电路，对于本实施例所提供的电荷泵电路的具体结构，只要可以使电荷泵电路的功率级电路400中两个PMOS管和两个NMOS管的栅极接收到电荷泵时序控制电路输出的对应的栅控信号，对于电荷泵电路的具体结构，本实施例不做任何限制。
本实施例中，本发明实施例通过利用电荷泵时序控制电路输出的栅控信号控制电荷泵电路，基于先断后合技术减少甚至消除电荷泵电路中的回流损耗，实现电流驱动能力、输出电压精度、纹波、启动时间、切换时间等性能的改善和优化。
说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
以上对本发明所提供的电荷泵时序控制电路及电荷泵电路进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims (6)

1.一种电荷泵时序控制电路，其特征在于，包括：通过第一输出端、第二输出端、第三输出端和第四输出端分别向电荷泵电路的第一时钟驱动电路的PMOS管、第二时钟驱动电路的PMOS管、所述第一时钟驱动电路的NMOS管和所述第二时钟驱动电路的NMOS管的栅极输出对应的时钟驱动信号的时钟驱动信号输出装置、延时第一预设时间的第一延时装置和第二延时装置、延时第二预设时间的第三延时装置和第四延时装置、第一电容、第二电容、第三电容、第四电容、第一PMOS管、第二PMOS管、第三PMOS管及第四PMOS管；
所述第一输出端通过所述第一延时装置与所述第一电容的第一端相连，所述第二输出端通过所述第二延时装置与所述第二电容的第一端相连，所述第三输出端通过所述第三延时装置与所述第三电容的第一端相连，所述第四输出端通过所述第四延时装置与所述第四电容的第一端相连，所述第一电容的第二端分别与所述第一PMOS管的漏极和所述第二PMOS管的栅极相连，所述第二电容的第二端分别与所述第三PMOS管的漏极和所述第四PMOS管的栅极相连，所述第三电容的第二端分别与所述第二PMOS管的漏极和所述第一PMOS管的栅极相连，所述第四电容的第二端分别与所述第四PMOS管的漏极和所述第三PMOS管的栅极相连，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管和所述第四PMOS管的源极均接地；
其中，所述第一电容、所述第二电容、所述第三电容和所述第四电容的第二端分别作为向所述电荷泵电路的功率级电路中第一时钟驱动电路侧的PMOS管、第二时钟驱动电路侧的PMOS管、所述第一时钟驱动电路侧的NMOS管和第二时钟驱动电路侧的NMOS管的栅极输出对应的栅控信号的输出端。
2.根据权利要求1所述的电荷泵时序控制电路，其特征在于，所述时钟驱动信号输出装置，包括：第一倒相放大器、第二倒相放大器、第三倒相放大器、第四倒相放大器、第五倒相放大器、第六倒相放大器、第一或非门装置、第二或非门装置、延时第三预设时间的第五延时装置和第六延时装置；
其中，所述第一倒相放大器的输入端用于与时钟信号的输出装置相连，所述第一倒相放大器的输出端分别与所述第二倒相放大器的输入端和所述第一或非门装置的第一输入端相连，所述第二倒相放大器的输出端与所述第二或非门装置的第一输入端相连，所述第二或非门装置的输出端与所述第三倒相放大器的输入端相连，所述第三倒相放大器的输出端与所述第四倒相放大器的输入端相连其公共端作为所述第一输出端，所述第四倒相放大器的输出端与所述第五延时装置的输入端相连其公共端作为所述第四输出端，所述第五延时装置的输出端与所述第一或非门装置的第二输入端相连，所述第一或非门装置的输出端与所述第五倒相放大器的输入端相连其公共端作为所述第二输出端，所述第五倒相放大器的输出端与所述第六倒相放大器的输入端相连，所述第六倒相放大器的输出端与所述第六延时装置的输入端相连其公共端作为所述第三输出端，所述第六延时装置的输出端与所述第二或非门装置的第二输入端相连。
3.一种电荷泵电路，其特征在于，包括如权利要求1或2所述的电荷泵时序控制电路、第一时钟驱动电路、第二时钟驱动电路和功率级电路。
4.根据权利要求3所述的电荷泵电路，其特征在于，所述功率级电路，包括：第一NMOS管、第二NMOS管、第五PMOS管、第六PMOS管和第五电容；
其中，所述第五PMOS管的栅极与所述电荷泵时序控制电路的第一电容的第二端相连，所述第六PMOS管的栅极与所述电荷泵时序控制电路的第二电容的第二端相连，所述第一NMOS管的栅极与所述电荷泵时序控制电路的第三电容的第二端相连，所述第二NMOS管的栅极与所述电荷泵时序控制电路的第四电容的第二端相连，所述第五PMOS管的源极与所述第六PMOS管的源极均接地，所述第五PMOS管的漏极与所述第一NMOS管的漏极相连，所述第六PMOS管的漏极与所述第二NMOS管的漏极相连，所述第一NMOS管源极与所述第二NMOS管的源极相连其公共端与所述第五电容的第一端相连，所述第五电容的第二端接地。
5.根据权利要求4所述的电荷泵电路，其特征在于，所述第一时钟驱动电路，包括：第三NMOS管和第七PMOS管；
所述第七PMOS管的源极与预设电压相连，所述第七PMOS管的栅极与所述电荷泵时序控制电路的时钟驱动信号输出装置的第一输出端相连，所述第七PMOS管的漏极与所述第三NMOS管的漏极相连，所述第三NMOS管的栅极与所述时钟驱动信号输出装置的第三输出端相连，所述第三NMOS管的源极接地；
其中，所述第七PMOS管的漏极与所述第三NMOS管的漏极相连的公共端用于通过第一泵电容与所述功率级电路的所述第五PMOS管的漏极与所述第一NMOS管的漏极相连的公共端相连。
6.根据权利要求4所述的电荷泵电路，其特征在于，所述第二时钟驱动电路，包括：第四NMOS管和第八PMOS管；
所述第八PMOS管的源极与预设电压相连，所述第八PMOS管的栅极与所述时钟驱动信号输出装置的第二输出端相连，所述第八PMOS管的漏极与所述第四NMOS管的漏极相连，所述第四NMOS管的栅极与所述时钟驱动信号输出装置的第四输出端相连，所述第四NMOS管的源极接地；
其中，所述第八PMOS管的漏极与所述第四NMOS管的漏极相连的公共端用于通过第二泵电容与所述功率级电路的所述第六PMOS管的漏极与所述第二NMOS管的漏极相连的公共端相连。
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