CN215528992U - 新型分频器 - Google Patents
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Abstract
本实用新型实施例公开了一种新型分频器，包括4个规格相同的三输入或非门，所述4个三输入或非门之间环形连接，三输入或非门的输出端连接下一个相邻的三输入或非门的一输入端。本实用新型仅需一级逻辑门，相比一般需要一个分频器再用与非门或是或非门去合成25%占空比输出的两级做法，可以有效的节省功耗和面积。
Description
技术领域
本实用新型涉及集成电路技术领域，尤其涉及一种新型分频器。
背景技术
由于电流型被动混波器的普及，其本地震荡讯号一般都需要一个25%占空比的讯号。目前这类本地震荡讯号产生最普遍的做法，是2010年的Journal of Solid-StateCircuit“Analysis and optimization of direct-conversion receivers with 25%duty-cycle current-driven passive mixers”所提出的做法，分频器后接一个NAND门(NOR门也可以)，如图1所示。此种技术方案存在功耗大，面积大的缺点。
实用新型内容
本实用新型实施例所要解决的技术问题在于，提供一种新型分频器，以降低功耗和面积。
为了解决上述技术问题，本实用新型实施例提出了一种新型分频器，包括4个规格相同的三输入或非门，所述4个三输入或非门之间环形连接，三输入或非门的输出端连接下一个相邻的三输入或非门的一输入端。
进一步地，所述三输入或非门包含2个并联的MOS。
相应地，本实用新型实施例还提供了一种新型分频器，包括4个规格相同的三输入与非门，所述4个三输入与非门之间环形连接，三输入与非门的输出端连接下一个相邻的三输入与非门的一输入端。
进一步地，所述三输入与非门包含2个并联的MOS。
本实用新型的有益效果为：本实用新型仅需一级逻辑门，相比一般需要一个分频器再用NAND门(或是NOR门)去合成25%占空比输出的两级做法，可以有效的节省功耗和面积。
附图说明
图1是现有技术的分频器的结构示意图。
图2是本实用新型实施例1的新型分频器的结构图。
图3是本实用新型实施例1的新型分频器各输入及输出信号的逻辑位准时序图。
图4是本实用新型实施例2的新型分频器的结构图。
图5是本实用新型实施例的三输入或非门和三输入与非门的MOS结构示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互结合，下面结合附图和具体实施例对本实用新型作进一步详细说明。
实施例1：请参照图2，本实用新型实施例的新型分频器包括4个规格相同的三输入或非门。4个三输入或非门之间采用环形连接，三输入或非门的输出端连接下一个相邻的三输入或非门的一输入端。本实用新型实施例的新型分频器利用外部提供之时脉信号直接产生四种频率为输入时脉的二分之一、占空比皆为25%的不同相位信号。
本实用新型使用四个相同的三输入或非门(3-input NOR gate)采环形连接，利用外部提供之时脉信号直接产生四种频率为输入时脉的二分之一、占空比皆为25%的不同相位信号。整体电路架构如图2所示。此环形架构内的四个NOR各自皆由一个输入时脉及前两级NOR的输出信号控制，其中输入时脉的极性在任两个相邻(产生相邻相位)的NOR间彼此交换。
三输入或非门的真值表如表1所示：
藉由交错极性的输入时脉以及前两级NOR的输出信号，此结构可以保证同一时间只有一个NOR输出为1，且脉冲宽度跟输入时脉信号相等，等效上即为25%占空比、频率为输入时脉的二分之一的输出信号。各输入及输出信号之逻辑位准时序图如图3所示。
三输入或非门可用CMOS实现反相器电路，PMOS和NMOS管进行全互补连接方式，栅极相连作为输入三个PMOS串联，三个NMOS并联，PMOS的漏极与NMOS的漏极相连作为输出，PMOS管的源极和衬底相连接高电平，NMOS管的源极与衬底相连接低电平。
作为一种实施方式，所述三输入或非门包含2个并联的MOS。
实施例2：依据笛摩根定律，此结构也可用三输入与非门(3-input NAND gate)实现，实际电路架构请参照图4，本实用新型实施例的新型分频器包括4个规格相同的三输入与非门。4个三输入与非门之间采用环形连接，三输入与非门的输出端连接下一个相邻的三输入与非门的一输入端。本实用新型实施例的新型分频器利用外部提供之时脉信号直接产生四种频率为输入时脉的二分之一、占空比皆为75%的不同相位信号，再加上奇数级的反相器即可得到占空比皆为25%的不同相位信号。
作为一种实施方式，所述三输入与非门包含2个并联的MOS。
如图5所示，由于前两级NOR的输出信号中必定有一个，其逻辑值为1时输入时脉信号也为1，因此本实用新型的三输入与非门或三输入或非门（NOR或NAND）中的并联MOS可以少掉一颗而不影响其正常操作，进一步降低布局面积跟对应的寄生与功耗。
本实用新型使用NAND（与非门）跟使用NOR（或非门）实现之架构差异有两点：
1. NAND架构需要额外四个反相器才能产生25%占空比讯号，因此功耗可能会略大于NOR架构，但信号转换速率(slew rate)也较高。
2. 由于CMOS工艺上同尺寸PMOS之电流驱动能力通常仅仅为同尺寸NMOS之一半左右，而NOR的PMOS串接结构使得PMOS的电流驱动能力更加恶化，进而需要更大的PMOS尺寸以维持跟NMOS接近的电流驱动力；而NAND架构的PMOS与NMOS元件尺寸比可以较为接近，在实体电路布局及寄生控制优化上较为容易。另外，由于前两级NOR的输出信号中必定有一个，其逻辑值为1时输入时脉信号也为1，因此NOR或NAND中的并联MOS可以少掉一颗而不影响其正常操作，进一步降低布局面积跟对应的寄生与功耗。NOR与NAND的MOS结构与化简如图5所示。
以上两种架构实际仿真结果如表2：
本实用新型的逻辑门的晶体管可以为HBT、MOS、pHEMT类型，但并不见限于这几种类型，具有相同功能简单替换的元件都可以使用。
尽管已经示出和描述了本实用新型的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本实用新型的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本实用新型的范围由所附权利要求及其等同范围限定。
Claims (4)
1.一种新型分频器，其特征在于，包括4个规格相同的三输入或非门，所述4个三输入或非门之间环形连接，三输入或非门的输出端连接下一个相邻的三输入或非门的一输入端。
2.如权利要求1所述的新型分频器，其特征在于，所述三输入或非门包含2个并联的MOS。
3.一种新型分频器，其特征在于，包括4个规格相同的三输入与非门，所述4个三输入与非门之间环形连接，三输入与非门的输出端连接下一个相邻的三输入与非门的一输入端。
4.如权利要求3所述的新型分频器，其特征在于，所述三输入与非门包含2个并联的MOS。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202121888899.7U CN215528992U (zh) | 2021-08-12 | 2021-08-12 | 新型分频器 |
Applications Claiming Priority (1)
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| CN202121888899.7U CN215528992U (zh) | 2021-08-12 | 2021-08-12 | 新型分频器 |
Publications (1)
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| CN215528992U true CN215528992U (zh) | 2022-01-14 |
Family
ID=79790949
Family Applications (1)
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|---|---|---|---|
| CN202121888899.7U Active CN215528992U (zh) | 2021-08-12 | 2021-08-12 | 新型分频器 |
Country Status (1)
| Country | Link |
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| CN (1) | CN215528992U (zh) |
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2021
- 2021-08-12 CN CN202121888899.7U patent/CN215528992U/zh active Active
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